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公开(公告)号：CN112764712B
公开(公告)日：2022-10-04
申请号：CN202110042301.0
申请日：2021-01-13
申请人： 合肥工业大学
IPC分类号： G06F7/533
摘要： 本发明提出了一种高性能近似Booth乘法器及计算方法，该近似Booth乘法器包括：部分积生成模块、近似压缩树模块和进位加法器模块；部分积生成模块是由Booth编码器构成，乘数的每相邻三位与被乘数的每一位通过Booth编码器编码得到对应的部分积；近似压缩树模块包括精确化简单元和近似化简单元，精确化简单元用于部分积压缩树的高有效位，近似化简单元用于部分积压缩树的低有效位；进位加法器模块用于化简近似压缩树模块输出信号得到所求的二进制结果。本发明的精确度相对较高，同时本发明在面积、延时和功耗方面极大地节省Booth乘法器的硬件开销。
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公开(公告)号：CN113391193A
公开(公告)日：2021-09-14
申请号：CN202110709822.7
申请日：2021-06-25
申请人： 合肥工业大学
IPC分类号： G01R31/28
摘要： 本发明公开了一种基于BIST结构和自振荡环的电路老化测试方法，包括：1、根据静态时序分析、强相关性和扇出过滤方法选择出代表性的关键路径集；2、针对每条代表性关键路径上的“逻辑门”进行分析，将第一个门替换为同类型的且增加一个输入引脚的门，在所增加的引脚上连接旁路多选器将代表性关键路径连接成环路，并确定每个“逻辑门”的非控制引脚值，以配置为自振荡环；3、利用固定型故障测试向量生成方法生成老化测试向量，敏化关键路径；4、敏化关键路径后，禁止系统时钟，使用片外定时器设定振荡时间，同时控制自振荡环开始振荡；5、基于BIST结构设计异步计数器，并计算电路延时，评估电路老化程度。
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公开(公告)号：CN112928948A
公开(公告)日：2021-06-08
申请号：CN202110123676.X
申请日：2021-01-29
申请人： 合肥工业大学
摘要： 本发明公开了一种采用新型控制电路的压电能量收集系统，可以精准过零检测并根据工作状态自适应调节控制信号的脉冲宽度，涉及电源管理芯片技术领域，包括压电元件，SSHC模块，控制模块，采样模块，整流模块、负载；所述压电元件等效模块包括：等效电流源IP、等效电容CP；所述压电元件模块两端的电压记为VPT；所述SSHC模块包括：5个同步开关S1、S2、S3、S4、S5，以及一个翻转电容C1；所述控制模块包括：过零检测单元和脉冲信号生成单元；所述采样模块包括电阻R1和采样电阻R2；本发明采用新型的控制电路，控制信号的脉冲宽度可以根据电路的工作状态动态地调节并精确地过零检测，与传统的方法相比，更加智能化和精确，提高输出功率。
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公开(公告)号：CN111953313A
公开(公告)日：2020-11-17
申请号：CN202010832092.5
申请日：2020-08-18
申请人： 合肥工业大学
IPC分类号： H03H7/38
摘要： 本发明公开了一种基于FPGAs的全统一PUF和TRNG硬件安全原语电路，包括熵源电路、数据选择器、熵源采集器和偏差后处理电路；其中，熵源电路是由一个双输入与非门使能信号单元与两个单输入反相器构成；偏差后处理电路包含n个一阶偏差后处理器，任意一个一阶偏差后处理器包含三个D触发器，一个二输入与门，一个反相器和两个异或门。本发明能在PUF中收集丢弃的熵源并为TRNG操作提供动态熵，从而能在一块物联网边缘设备上同时设计TRNG和PUF两种安全原语，减少熵源电路的浪费并提高设备的鲁棒性。
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公开(公告)号：CN110855270A
公开(公告)日：2020-02-28
申请号：CN201911005546.5
申请日：2019-10-22
申请人： 合肥工业大学
IPC分类号： H03K3/013 , H03K3/3562
摘要： 本发明涉及一种低开销的跨层次双模冗余灵敏放大器型触发器，包括第一主锁存器、第二主锁存器以及从锁存器；第一主锁存器和第二主锁存器的结构完全相同，二者均由四个PMOS管和六个NMOS管组成，构成单元级的双模冗余容错机制；从锁存器由六个PMOS管和六个NMOS管组成，采用晶体管级的双模冗余堆叠技术来容忍单粒子翻转。本发明容错原理简单有效，容忍单粒子翻转的能力强，而且本发明使用的晶体管数目较少，有效地降低了功耗开销和面积开销，是一种低开销的跨层次双模冗余灵敏放大器型触发器设计。
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公开(公告)号：CN109946592A
公开(公告)日：2019-06-28
申请号：CN201910305733.9
申请日：2019-04-16
申请人： 合肥工业大学
IPC分类号： G01R31/28
摘要： 本发明公开了一种自动测试设备ATE中异步测试周期的自适应计算方法，其步骤包括：1.由仿真电路自适应计算ATE所需设置异步测试周期的总流程；2.利用历史数据建立数据库与待测试的电路模型对比的结果，优化测试周期计算的时间；3.根据可选测试周期的个数，自主选择贪心算法或Kth-Root算法高效计算测试周期；4.利用反馈机制自适应调节模型比较阈值A。本发明能在计算最佳ATE所需设置的异步测试周期的准确度和计算时间之间取到良好的折衷方案，从而能减少ATE的测试时间，降低集成电路的测试成本。
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公开(公告)号：CN114580034B
公开(公告)日：2024-06-18
申请号：CN202210230913.7
申请日：2022-03-10
申请人： 合肥工业大学
摘要： 本发明涉及一种基于FPGA的RO PUF双重身份认证系统，包括：SPARTAN‑6 FPGA，用于RO PUF电路部署；摄像头模块，用于人脸采集；LCD显示模块，用于实现系统与用户的交互及身份认证结果显示；PC机，用于接收用户输入数据，调度摄像头模块，控制LCD显示模块正常显示，与RO PUF电路进行数据交换；按键输入模块，用于用户输入密码。本发明还公开了一种基于FPGA的RO PUF双重身份认证系统的控制方法。本发明利用人脸图像采集到的数据作为RO PUF电路的激励信号，相当于为每个用户生成了一个专属ID，并采取双重核验系统，能够有效避免重放攻击，从而不需要在每次身份认证后都将激励响应对删除，无需考虑激励响应对有限的问题。
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公开(公告)号：CN114900176B
公开(公告)日：2024-03-05
申请号：CN202210510268.4
申请日：2022-05-11
申请人： 合肥工业大学
IPC分类号： H03K19/003 , H03K19/00
摘要： 本发明公开了一种基于异构C单元的三点翻转自恢复锁存器，包括信号输入模块、传输模块、矩阵存储模块、内部节点模块、信号输出模块；传输模块包括第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门；矩阵存储模块包括第一避错C单元、第一近似C单元、第二避错C单元、第二近似C单元、第三避错C单元、第三近似C单元、第四避错C单元、第四近似C单元、第五避错C单元、第五近似C单元、第六避错C单元、第六近似C单元。本发明提供了一种抗辐射加固锁存器设计，该设计提供完整的单粒子单点、双点、三点翻转自恢复能力，同时本发明减少了由高可靠性设计而带来的锁存器性能、面积、功耗开销。
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公开(公告)号：CN117200753A
公开(公告)日：2023-12-08
申请号：CN202311119821.2
申请日：2023-09-01
申请人： 合肥工业大学
摘要： 本发明公开了一种基于交叉互锁的低开销四点翻转自恢复锁存器，包括4个交叉互锁单元交叉连接形成的共有16个内部节点的锁存电路、4个传输门和4个传输晶体管形成的输入电路；4个传输门和4个传输晶体管的输入端共同连接输入信号，输出端与锁存电路的8个内部节点相连接；在透明期内，各传输门和传输晶体管均导通，输入信号传入8个内部节点并通过输出节点Q输出；在锁存期内4个传输门和4个传输晶体管均关断，数据存储在锁存电路；本发明发挥交叉互锁的优势以实现100％的四点翻转自恢复，使得即使在恶劣辐射环境下，锁存器也能免受四点翻转的影响，提升锁存器抗软错误能力。
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公开(公告)号：CN116882463A
公开(公告)日：2023-10-13
申请号：CN202310824831.X
申请日：2023-07-06
申请人： 合肥工业大学
摘要： 高能效DNN加速器架构内部包含PE阵列集群(PECluster)，其内部包含可重构PE阵列，有限状态控制器(Finite‑stateControllers)，全局缓存器集群(GlobalBufferCluster)，路径集群(RoutingCluster)，输出缓存模块(Output Buffer)，后处理模块(PostProcess)。全局状态缓存器集群通过AXI4总线与片外DDR进行数据传输。输入激活矩阵和权重矩阵通过DMA总线以burst模式传入片上缓存中，有限状态控制器模块包括加速器的主控制器以及网络层控制器，控制卷积层/全连接层/池化层等的分类及计算，由主控制器将控制信息分发给网络层控制器。网络层控制器通过解析配置信息(ConfigurableInformation)，对全局缓存器模块进行控制，全局缓存器模块由分发器模块，片上缓存模块，预处理模块组成，主要负责激活矩阵和输入激活矩阵的处理，处理完成后的权重信息为权重的权值，WSP值，PID值，而输入激活值信息为非零的输入激活值权值，非零激活值的PID值，CID值，路径集群由FIFO‑A阵列和FIFO‑B阵列组成，主要负责将处理完成以后的权值矩阵和输入激活值矩阵传递至对应的PE集群中的PE中，PE处理完成以后，通过后处理模块进行DNN模型中的非线性运算工作(如池化层计算)，并将运算结果存储到输出缓存器阵列中，输入缓存器中的数据分批输出到片外存储器中。
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