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公开(公告)号:CN112736063A
公开(公告)日:2021-04-30
申请号:CN202011600412.0
申请日:2020-12-29
申请人: 国家数字交换系统工程技术研究中心 , 天津市滨海新区信息技术创新中心
IPC分类号: H01L23/528 , H01L23/58
摘要: 本发明提供一种领域专用的软件定义晶圆级系统和预制件互连与集成方法。该系统包括:位于硅晶圆上的晶上互连网络和位于硅晶圆外、与所述晶上互连网络通过晶上微凸点进行连接的外部扩展网络;晶上互连网络包括多个晶上互连预制件,各晶上互连预制件采用晶上互连的先进技术进行连接;外部扩展网络包括外部互连预制件、处理预制件和存储预制件,所述外部互连预制件、处理预制件和存储预制件均通过晶上微凸点与所述晶上互连预制件相连接;其中,晶上互连预制件和所述外部互连预制件均为互连预制件,互连预制件、处理预制件和存储预制件是指将专用领域业务处理的预制件分别按照专用领域业务处理的互连、处理和存储功能进行划分而得到的预制件。
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公开(公告)号:CN112800715B
公开(公告)日:2021-09-24
申请号:CN202110048177.9
申请日:2021-01-14
申请人: 国家数字交换系统工程技术研究中心 , 天津市滨海新区信息技术创新中心
IPC分类号: G06F30/398 , H01L27/02
摘要: 本发明属于半导体技术领域,特别涉及一种软件定义晶上系统及数据交互方法和系统体系架构,该系统包含:晶圆级互连基板,设置在晶圆级互连基板上的若干预制件,以及用于不同预制件之间互连的软件定义晶上互连网络,每个预制件根据领域应用功能需求集成有不同函数算粒;预制件遵循统一的接口标准和物理层协议规范,且相互之间通过晶圆级互连基板和软件定义晶上互连网络进行数据交换,以利用软件定义方式重组和/或重建不同函数算粒来适应不同的应用需求和任务映射需求。本发明打破现有集成电路的设计方法、计算范式、实现材料、集成方式等边界条件,实现面向领域应用的不同预制件的灵活互连与功能重建,以满足复杂多样的应用任务需求。
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公开(公告)号:CN112736063B
公开(公告)日:2021-09-24
申请号:CN202011600412.0
申请日:2020-12-29
申请人: 国家数字交换系统工程技术研究中心 , 天津市滨海新区信息技术创新中心
IPC分类号: H01L23/528 , H01L23/58
摘要: 本发明提供一种领域专用的软件定义晶圆级系统和预制件互连与集成方法。该系统包括:位于硅晶圆上的晶上互连网络和位于硅晶圆外、与所述晶上互连网络通过晶上微凸点进行连接的外部扩展网络;晶上互连网络包括多个晶上互连预制件,各晶上互连预制件采用晶上互连的先进技术进行连接;外部扩展网络包括外部互连预制件、处理预制件和存储预制件,所述外部互连预制件、处理预制件和存储预制件均通过晶上微凸点与所述晶上互连预制件相连接;其中,晶上互连预制件和所述外部互连预制件均为互连预制件,互连预制件、处理预制件和存储预制件是指将专用领域业务处理的预制件分别按照专用领域业务处理的互连、处理和存储功能进行划分而得到的预制件。
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公开(公告)号:CN112800715A
公开(公告)日:2021-05-14
申请号:CN202110048177.9
申请日:2021-01-14
申请人: 国家数字交换系统工程技术研究中心 , 天津市滨海新区信息技术创新中心
IPC分类号: G06F30/398 , H01L27/02
摘要: 本发明属于半导体技术领域,特别涉及一种软件定义晶上系统及数据交互方法和系统体系架构,该系统包含:晶圆级互连基板,设置在晶圆级互连基板上的若干预制件,以及用于不同预制件之间互连的软件定义晶上互连网络,每个预制件根据领域应用功能需求集成有不同函数算粒;预制件遵循统一的接口标准和物理层协议规范,且相互之间通过晶圆级互连基板和软件定义晶上互连网络进行数据交换,以利用软件定义方式重组和/或重建不同函数算粒来适应不同的应用需求和任务映射需求。本发明打破现有集成电路的设计方法、计算范式、实现材料、集成方式等边界条件,实现面向领域应用的不同预制件的灵活互连与功能重建,以满足复杂多样的应用任务需求。
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公开(公告)号:CN107368459B
公开(公告)日:2021-01-22
申请号:CN201710489338.1
申请日:2017-06-24
申请人: 中国人民解放军信息工程大学 , 天津市滨海新区信息技术创新中心
IPC分类号: G06F17/16
摘要: 本发明属于矩阵计算技术领域,尤其涉及基于任意维数矩阵乘法的可重构计算结构的调度方法,其采用的任意维数矩阵乘法的可重构计算结构由处理单元、接口控制器及调度模块、存储模块构成,包括:将处理单元互连,并与接口控制器构成一个可重构处理阵列;调度模块设计调度机制,生成配置信息并下发至可重构处理阵列;构建满足当前维数矩阵乘法的计算结构;基于构建的计算结构,根据调度机制为处理单元分发计算数据,进行矩阵乘法计算;将矩阵乘法计算的结果通过接口控制器返回至存储模块。本发明以固定处理单元可重构的方式,实现任意维数矩阵乘法计算,提高矩阵乘法计算的灵活性。
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公开(公告)号:CN107368459A
公开(公告)日:2017-11-21
申请号:CN201710489338.1
申请日:2017-06-24
申请人: 中国人民解放军信息工程大学 , 天津市滨海新区信息技术创新中心
IPC分类号: G06F17/16
摘要: 本发明属于矩阵计算技术领域,尤其涉及基于任意维数矩阵乘法的可重构计算结构的调度方法,其采用的任意维数矩阵乘法的可重构计算结构由处理单元、接口控制器及调度模块、存储模块构成,包括:将处理单元互连,并与接口控制器构成一个可重构处理阵列;调度模块设计调度机制,生成配置信息并下发至可重构处理阵列;构建满足当前维数矩阵乘法的计算结构;基于构建的计算结构,根据调度机制为处理单元分发计算数据,进行矩阵乘法计算;将矩阵乘法计算的结果通过接口控制器返回至存储模块。本发明以固定处理单元可重构的方式,实现任意维数矩阵乘法计算,提高矩阵乘法计算的灵活性。
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公开(公告)号:CN108197074B
公开(公告)日:2021-05-04
申请号:CN201810174203.0
申请日:2018-03-01
申请人: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC分类号: G06F17/14
摘要: 本发明提供了一种快速傅里叶变换FFT数据处理方法及装置,方法包括:将样本点数除以基准样本点数,得到调度因子M;若调度因子M小于或者等于1,在运算模块中选取至少一个蝶形运算单元同时对样本点进行FFT蝶形运算,得到蝶形运算结果;若调度因子M大于1且样本点数为基准样本点数的2N倍,反复利用运算模块中全部蝶形运算单元进行FFT蝶形运算,直至全部样本点均计算完毕,得到第一级运算结果;将第一级运算结果分别存入对应的存储器;基于第一级运算结果,反复利用运算模块中的全部蝶形运算单元进行FFT蝶形运算,直至得到第N+1级蝶形运算结果,缓解现有技术中的数据调度结构应用环境单一、灵活性低的问题,达到了提高数据调度结构的灵活性的效果。
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公开(公告)号:CN109286471B
公开(公告)日:2021-01-22
申请号:CN201811162441.6
申请日:2018-09-30
IPC分类号: H04L1/00
摘要: 本发明属于数据通信技术领域,特别涉及一种面向SRIO控制器的CRC校验方法及装置,将指定位宽的输入数据通过补零逻辑模块进行补零操作得到补零后的数据,根据CRC计算控制状态机的状态值得到选择模块的数据,将补零后的数据与选择模块的数据通过CRC计算模块进行CRC计算得到中间CRC计算结果,将中间CRC计算结果通过CRC输出锁存器得到锁存数据,将锁存数据输出,同时将锁存数据输入给选择模块,与再次接收的输入数据重新进行CRC计算,当输入数据接收完毕时,得到CRC输出锁存器输出的最终CRC计算结果,若最终CRC计算结果为0,则接收的输入数据是正确的。本发明减少了相关计算逻辑、延迟以及硬件面积,实现了SRIO控制器接收端快速的CRC计算和校验。
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公开(公告)号:CN111445017A
公开(公告)日:2020-07-24
申请号:CN202010207582.6
申请日:2020-03-23
申请人: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC分类号: G06N3/063
摘要: 本申请提供了一种运算方法及装置,运算装置包括复数乘法器、选择器、以及复数加法器。由于,每一复数乘法器由实数加法器、选择器、以及实数乘法器组成,每一复数加法器由实数加法器、选择器、以及实数乘法器组成。所以,在复数运算模式下,输入的运算数据为复数,复数乘法器通过实数乘法器和实数加法器完成对实部和虚部的乘加运算。复数加法器通过实数乘法器和实数加法器完成对实部和虚部的加法运算。在实数运算模式下,输入的运算数据为实数,可以直接使用实数乘法器和实数加法器完成实数的乘法和/或加法运算。运算装置中设置有多个选择器,通过控制选择器选择数据流实现不同的计算功能。
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公开(公告)号:CN111159094A
公开(公告)日:2020-05-15
申请号:CN201911234978.3
申请日:2019-12-05
申请人: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC分类号: G06F15/16
摘要: 本发明提供了一种基于RISC-V的近数据流式计算加速阵列,包括RSIC-V内核、以及设置在RSIC-V周围的由多个协处理器组成的加速阵列,每个协处理器包括NOC路由控制节点、RAM块和乘加算粒,其中,RAM块用于实现待计算数据的缓存,乘加算粒用于实现乘累加计算,NOC路由控制节点一方面实现与相邻其他协处理器的互联,另一方面还与数据RAM块和乘加算粒相连。本发明将待计算数据分散存储在多个ram块中,并将乘加计算算子尽量靠近ram放置。相邻的协处理器采用片上网络结构互联,在计算流程中实现生产者与消费者的关系。这样一个计算流程可经过拆分与映射后,转变为数据流在协处理器加速阵列间流动中进行计算的过程。
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