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公开(公告)号：CN105094013B
公开(公告)日：2018-06-22
申请号：CN201510448670.4
申请日：2015-07-28
申请人： 国核自仪系统工程有限公司
IPC分类号： G05B19/042
摘要： 一种基于FPGA的数据处理单元，涉及数据处理技术领域，所解决的是提高安全性及响应速度的技术问题。该处理单元由两个FPGA模块组成，该两个FPGA模块通过并行数据总线互联，其中的一个FPGA模块为CorePLD模块，另一个FPGA模块为ASPLD模块；CorePLD模块用于处理所有的串行通讯、输入采样、输出驱动，并采用固定的方式把数据传输给ASPLD模块；ASPLD模块用于处理具体应用，ASPLD模块从Core PLD模块接收测量数据和背板串行消息，并基于这些信息执行逻辑或数学计算，并将处理结果发送到CorePLD模块。本发明提供的单元，特别适用于要求控制系统具有高可靠性和高安全性的应用场合。
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公开(公告)号：CN104777378A
公开(公告)日：2015-07-15
申请号：CN201510101454.2
申请日：2015-03-09
申请人： 国核自仪系统工程有限公司
IPC分类号： G01R31/00
CPC分类号： G01R31/31725 , G01R29/0273 , G01R31/31727 , G01R31/318519
摘要： 一种FPGA时钟信号自我检测方法，涉及控制模块技术领域，所解决的是提高FPGA芯片运行的可靠性与安全性的技术问题。该方法为FPGA芯片引入两个时钟信号，其中的一个时钟信号为第一时钟信号，另一个时钟信号为第二时钟信号；利用第一时钟信号控制FPGA芯片内的所有同步逻辑，利用第二时钟信号来检测第一时钟信号是否正确。本发明提供的方法，特别适用于以FPGA芯片作为主控制器或者重要控制部件的系统。
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公开(公告)号：CN110502198B
公开(公告)日：2023-06-16
申请号：CN201811146232.2
申请日：2018-09-29
申请人： 国核自仪系统工程有限公司
摘要： 本发明公开了一种基于FPGA的界面显示系统。所述界面显示系统包括：数据包生成模块、FPGA组件和显示模块；所述数据包生成模块用于生成至少一界面数据包，并将所述至少一界面数据包发送至所述FPGA组件；所述FPGA组件用于根据所述界面数据包生成人机界面；所述显示模块用于显示所述人机界面。本发明基于FPGA通过各种硬件电路联合运行实现界面显示，无需任何CPU、操作系统和软件支持，避免了黑客和病毒的入侵，安全性大大提高。
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公开(公告)号：CN110502198A
公开(公告)日：2019-11-26
申请号：CN201811146232.2
申请日：2018-09-29
申请人： 国核自仪系统工程有限公司
摘要： 本发明公开了一种基于FPGA的界面显示系统。所述界面显示系统包括：数据包生成模块、FPGA组件和显示模块；所述数据包生成模块用于生成至少一界面数据包，并将所述至少一界面数据包发送至所述FPGA组件；所述FPGA组件用于根据所述界面数据包生成人机界面；所述显示模块用于显示所述人机界面。本发明基于FPGA通过各种硬件电路联合运行实现界面显示，无需任何CPU、操作系统和软件支持，避免了黑客和病毒的入侵，安全性大大提高。
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公开(公告)号：CN105094013A
公开(公告)日：2015-11-25
申请号：CN201510448670.4
申请日：2015-07-28
申请人： 国核自仪系统工程有限公司
IPC分类号： G05B19/042
CPC分类号： G05B19/042
摘要： 一种基于FPGA的数据处理单元，涉及数据处理技术领域，所解决的是提高安全性及响应速度的技术问题。该处理单元由两个FPGA模块组成，该两个FPGA模块通过并行数据总线互联，其中的一个FPGA模块为CorePLD模块，另一个FPGA模块为ASPLD模块；CorePLD模块用于处理所有的串行通讯、输入采样、输出驱动，并采用固定的方式把数据传输给ASPLD模块；ASPLD模块用于处理具体应用，ASPLD模块从Core PLD模块接收测量数据和背板串行消息，并基于这些信息执行逻辑或数学计算，并将处理结果发送到CorePLD模块。本发明提供的单元，特别适用于要求控制系统具有高可靠性和高安全性的应用场合。
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公开(公告)号：CN110502067A
公开(公告)日：2019-11-26
申请号：CN201811367050.8
申请日：2018-11-16
申请人： 国核自仪系统工程有限公司
IPC分类号： G06F1/14
摘要： 本发明公开了一种FPGA信号时序的获取方法及系统。所述获取方法包括：获取信号请求；所述信号请求包括目标信号；根据所述目标信号确定所述RTL文件描述的硬件电路的目标信号点；根据所述目标信号点在所述RTL文件中添加约束语句；执行所述RTL文件，获取所述目标信号点的直接捕获信号；根据所述硬件电路和所述直接捕获信号计算间接捕获信号；所述目标信号包括所述直接捕获信号和所述间接捕获信号。本发明实现了用最少的FPGA资源获取用户所需的任意信号。
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公开(公告)号：CN109243650B
公开(公告)日：2024-03-19
申请号：CN201811233586.0
申请日：2018-10-22
申请人： 国核自仪系统工程有限公司
IPC分类号： G21D3/00
摘要： 本公开提出一种基于FPGA的具有组态功能的核电站安全级仪控系统及方法，该核电站安全级仪控系统包括FPGA主控芯片，该FPGA主控芯片包括：Block‑RAM模块，用于存储数据，该数据包括由DCS功能图转化的组态化数据；基本应用功能模块，用于执行DCS功能图上的功能；以及主控逻辑模块，用于从所述Block‑RAM模块中调取数据，并控制所述基本应用功能模块利用所述数据执行DCS功能图上的功能。本公开基于FPGA的具有组态功能的核电站安全级仪控系统及方法，大大提高了工程项目的开发速度，降低了工作人员的技术门槛，提高了项目执行的准确性，减少了人因错误。
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公开(公告)号：CN110502067B
公开(公告)日：2022-09-27
申请号：CN201811367050.8
申请日：2018-11-16
申请人： 国核自仪系统工程有限公司
IPC分类号： G06F1/14
摘要： 本发明公开了一种FPGA信号时序的获取方法及系统。所述获取方法包括：获取信号请求；所述信号请求包括目标信号；根据所述目标信号确定所述RTL文件描述的硬件电路的目标信号点；根据所述目标信号点在所述RTL文件中添加约束语句；执行所述RTL文件，获取所述目标信号点的直接捕获信号；根据所述硬件电路和所述直接捕获信号计算间接捕获信号；所述目标信号包括所述直接捕获信号和所述间接捕获信号。本发明实现了用最少的FPGA资源获取用户所需的任意信号。
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公开(公告)号：CN109243650A
公开(公告)日：2019-01-18
申请号：CN201811233586.0
申请日：2018-10-22
申请人： 国核自仪系统工程有限公司
IPC分类号： G21D3/00
摘要： 本公开提出一种基于FPGA的具有组态功能的核电站安全级仪控系统及方法，该核电站安全级仪控系统包括FPGA主控芯片，该FPGA主控芯片包括：Block-RAM模块，用于存储数据，该数据包括由DCS功能图转化的组态化数据；基本应用功能模块，用于执行DCS功能图上的功能；以及主控逻辑模块，用于从所述Block-RAM模块中调取数据，并控制所述基本应用功能模块利用所述数据执行DCS功能图上的功能。本公开基于FPGA的具有组态功能的核电站安全级仪控系统及方法，大大提高了工程项目的开发速度，降低了工作人员的技术门槛，提高了项目执行的准确性，减少了人因错误。
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公开(公告)号：CN209071004U
公开(公告)日：2019-07-05
申请号：CN201821713552.7
申请日：2018-10-22
申请人： 国核自仪系统工程有限公司
IPC分类号： G21D3/00
摘要： 本公开提出一种基于FPGA的具有组态功能的核电站安全级仪控系统，包括FPGA主控芯片，该FPGA主控芯片包括：用于存储数据的Block‑RAM模块、用于执行DCS功能图上的功能的基本应用功能模块及主控逻辑模块；其中，所述主控逻辑模块电性耦接于所述Block‑RAM模块及基本应用功能模块，从所述Block‑RAM模块中读取数据，并发送至所述基本应用功能模块，所述基本应用功能模块利用所述数据执行DCS功能图上的功能，所述数据包括由DCS功能图转化的组态化数据。本公开基于FPGA的具有组态功能的核电站安全级仪控系统，利用FPGA简化了系统结构，其系统组成及耦接简单，成本较低，操作方便。
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