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公开(公告)号：CN101980446B
公开(公告)日：2012-05-30
申请号：CN201010558671.1
申请日：2010-11-25
Applicant: 复旦大学
IPC: H03M1/12
Abstract: 本发明属于集成电路技术领域，具体为一种高性能低功耗流水线模数转换器。该模数转换器由整合型前端，第二级、第三级、第四级、第五级流水线，一级并行子模数转换器，以及时钟对齐和数字校正电路构成。整合型前端与第二级、第三级、第四级、第五级流水线及并行子模数转换器依次相连，每一级得到的数字输出经过时钟对齐以及数字校正电路，共产生12位量化输出。本发明能够在保证模数转换器高性能的同时，大幅降低现有高速、高分辨率模数转换器的功耗。
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公开(公告)号：CN102006041B
公开(公告)日：2012-05-09
申请号：CN201010604307.4
申请日：2010-12-24
Applicant: 复旦大学
IPC: H03K17/687
Abstract: 本发明属于集成电路技术领域，具体为一种可阵列式用的全数字CMOS工艺实现的栅压自举T/H开关。该T/H开关包括栅压自举环路和NMOS开关管。本发明中实现的可阵列式用的全数字CMOS工艺T/H开关摒弃传统的采用电容实现的栅压自举环路，采用反向连接的PMOS管来实现，从而大大减小的栅压自举开关的可实现芯片面积，更易于开关的集成和阵列应用。
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公开(公告)号：CN101980447A
公开(公告)日：2011-02-23
申请号：CN201010562719.6
申请日：2010-11-29
Applicant: 复旦大学
IPC: H03M1/12
Abstract: 本发明提供一种采用级联折叠内插器级间开关“伪随机乱序”的高SFDR的折叠内插模数转换器结构。该折叠内插模数转换器包含具有折叠单元模拟预处理模块或者内插模拟预处理模块；级联折叠内插器级间开关“伪随机乱序”是用于模拟信号在预处理过程中伪随机选择折叠内插信号路径的一种逻辑序列，每级折叠内插电路中包括两组开关逻辑分别是正向乱序开关逻辑和对应的反向解乱序开关逻辑。此外，开关乱序逻辑分级内乱序逻辑和级间乱序组合逻辑。本发明提出的级联折叠内插电路级内及级间开关乱序逻辑，将处理相邻量化范围的折叠器和内插器间的输入等效失调平均化，将失配引入的谐波分量平均到噪底中，提高了整个模数转换器的无杂散动态范围（SFDR）。
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公开(公告)号：CN102332920A
公开(公告)日：2012-01-25
申请号：CN201110200434.2
申请日：2011-07-18
Applicant: 复旦大学
IPC: H03M1/38
Abstract: 本发明属集成电路技术领域，具体为一种高SFDR多通道时间交错逐次逼近型模数转换器。传统的多通道时间交错型SARADC各个通道前端采样和量化用的电容阵列通常是各自独立的并且是固定不变的，本发明将前端各个通道的自有的电容阵列拆成相等的模块，构成“电容池”。在每一次采样前随机分配给每一个通道，从而将减小每一通道的固有误差并将之随机化，从能量谱上看，即是将谐波分量的能量变成噪声，归入到噪底上去，从而有效的改善了因为电容失配引入的非线性。
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公开(公告)号：CN101980446A
公开(公告)日：2011-02-23
申请号：CN201010558671.1
申请日：2010-11-25
Applicant: 复旦大学
IPC: H03M1/12
Abstract: 本发明属于集成电路技术领域，具体为一种高性能低功耗流水线模数转换器。该模数转换器由整合型前端，第二级、第三级、第四级、第五级流水线，一级并行子模数转换器，以及时钟对齐和数字校正电路构成。整合型前端与第二级、第三级、第四级、第五级流水线及并行子模数转换器依次相连，每一级得到的数字输出经过时钟对齐以及数字校正电路，共产生12位量化输出。本发明能够在保证模数转换器高性能的同时，大幅降低现有高速、高分辨率模数转换器的功耗。
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Patent Agency Ranking
公开(公告)号：CN101662285A
公开(公告)日：2010-03-03
申请号：CN200910195456.7
申请日：2009-09-10
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种子转换器共享的低功耗折叠内插模数转换器。该模数转换器由跟踪保持电路、参考电压电阻串、预放大电路、N(N＞1)级级联的折叠电路、内插电路、比较器和编码电路构成。根据预放大电路和前N-1级折叠电路的部分输出可以获得原本由粗子转换器提供的量化信息，节省了粗子模拟预处理电路消耗的功耗。同时，所有的量化结果都是在同一个信号通路上产生，可以抑制粗子细子两个子转换器之间的量化误差。而且，本发明硬件开销省，电路功耗低。
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公开(公告)号：CN102832941A
公开(公告)日：2012-12-19
申请号：CN201210374121.3
申请日：2012-10-07
Applicant: 复旦大学
IPC: H03M1/38
Abstract: 发明属集成电路技术领域，具体为一种可预检测比较器输入范围的逐次逼近型模数转换器。该模数转换器由采样保持电路、内部数模转换器、比较器、逐次逼近逻辑、输入范围预检测器和数字延迟线构成。它在每个转换周期中预先检测比较器输入信号范围，即保持信号和基准电压之差的变化范围，由此决定下一个转换周期中，在内部数模转换器基准电压未完全建立时，比较器提前比较的时间。本发明使N个转换周期中的每个周期都可以有不同程度的提前比较。相比传统的逐次逼近型模数转换器，本发明减少了比较器的复位时间，提高了逐次逼近型模数转换器的整体转换速度。
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公开(公告)号：CN101980447B
公开(公告)日：2012-08-01
申请号：CN201010562719.6
申请日：2010-11-29
Applicant: 复旦大学
IPC: H03M1/12
Abstract: 本发明提供一种采用级联折叠内插器级间开关“伪随机乱序”的高SFDR的折叠内插模数转换器结构。该折叠内插模数转换器包含具有折叠单元模拟预处理模块或者内插模拟预处理模块；级联折叠内插器级间开关“伪随机乱序”是用于模拟信号在预处理过程中伪随机选择折叠内插信号路径的一种逻辑序列，每级折叠内插电路中包括两组开关逻辑分别是正向乱序开关逻辑和对应的反向解乱序开关逻辑。此外，开关乱序逻辑分级内乱序逻辑和级间乱序组合逻辑。本发明提出的级联折叠内插电路级内及级间开关乱序逻辑，将处理相邻量化范围的折叠器和内插器间的输入等效失调平均化，将失配引入的谐波分量平均到噪底中，提高了整个模数转换器的无杂散动态范围（SFDR）。
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公开(公告)号：CN102118167B
公开(公告)日：2012-05-09
申请号：CN201010143940.8
申请日：2010-04-09
Applicant: 复旦大学
IPC: H03M1/12
Abstract: 本发明提供一种多通道模数转换器。多通道模数转换器至少包含第一通道子模数转换器及第二通道子模数转换器，数字后台校准电路具有插值滤波器和有限冲击响应的最小均方根自适应滤波器。且与第一通道子模数转换器相连的插值滤波器能依据第一通道子模数转换输出的模数转换结果，输出第二通道子模数转换器的期望信号，与所述插值滤波器相连的有限冲击响应的最小均方根自适应滤波器能依据期望信号对第二通道子模数转换器输出的模数转换结果进行校准。本发明通过数字后台校准电路内的差值滤波器输出的期望信号对其它通道子模数转换器输出的模数转换结果进行校准，从而达到同时消除增益失配误差和采样时间误差的效果，提高多通道模数转换器的分辨率。
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公开(公告)号：CN102118167A
公开(公告)日：2011-07-06
申请号：CN201010143940.8
申请日：2010-04-09
Applicant: 复旦大学
IPC: H03M1/12
Abstract: 本发明提供一种多通道模数转换器。多通道模数转换器至少包含第一通道子模数转换器及第二通道子模数转换器，数字后台校准电路具有插值滤波器和有限冲击响应的最小均方根自适应滤波器。且与第一通道子模数转换器相连的插值滤波器能依据第一通道子模数转换输出的模数转换结果，输出第二通道子模数转换器的期望信号，与所述插值滤波器相连的有限冲击响应的最小均方根自适应滤波器能依据期望信号对第二通道子模数转换器输出的模数转换结果进行校准。本发明通过数字后台校准电路内的差值滤波器输出的期望信号对其它通道子模数转换器输出的模数转换结果进行校准，从而达到同时消除增益失配误差和采样时间误差的效果，提高多通道模数转换器的分辨率。
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