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公开(公告)号：CN118332979B
公开(公告)日：2024-08-20
申请号：CN202410752293.2
申请日：2024-06-11
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/33 , G06F30/333
摘要： 本发明涉及一种在ECO中使用Scan DEF文件的方法，特别适用于扫描链的ECO阶段。该方法首先通过提取Scan DEF文件中的扫描链信息，包括扫描链数量和寄存器信息。接着，基于扫描链上的Bus端口出现频率确定压缩器位置。然后，通过分析每条扫描链的PARTITION属性，判断寄存器所属的时钟域。在时钟域判断过程中，若相邻寄存器时钟信号端PARTITION属性不同，则需在它们之间插入锁存器。本发明的方法提高了压缩器和时钟域识别的准确性，优化了扫描链布局，降低了ECO时间，并增强了设计的可维护性和能效比。
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公开(公告)号：CN118013924B
公开(公告)日：2024-06-14
申请号：CN202410407754.2
申请日：2024-04-07
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/392
摘要： 本发明涉及电子设计技术领域，具体是一种电子设计自动优化的方法及系统，包括根据第一芯片的运行模式得到第一芯片的电子元件的第一时序数据；根据第二芯片的运行模式和电路布局得到第二芯片的电子元件的第二时序数据；建立包含第一芯片和第二芯片的坐标系，绘制在第二时序数据下第二芯片的第二干扰变量在坐标系中随时序数据变化的第二分布图；根据第一时序数据得到第一芯片的电子元件引起的第一干扰变量，将第一干扰变量结合第二分布图优化排列第一芯片的电路布局方案。本发明通过考虑具有空间结构且层间相互影响的芯片电路在运行模式的规律性，进一步压缩芯片在电子设计过程的参数冗余，提升芯片的电子设计自动化优化效果。
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公开(公告)号：CN118520826B
公开(公告)日：2024-10-01
申请号：CN202410981490.1
申请日：2024-07-22
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/333 , G06F30/337
摘要： 本发明提出了一种进行扫描链ECO的系统和方法，该方法接收用户输入的原始网表作为第一输入信息，所述原始网表中包含原始设计中的扫描链信息；接收用户输入的寄存器修改列表和Scan DEF文件作为第二输入信息，所述寄存器修改列表用于指示待上链和/或待下链的寄存器信息；根据所述第一输入信息和所述第二输入信息对所述原始网表执行修改操作，完成第二输入信息中寄存器清单的上链和/或下链，得到修改后的扫描链网表；将修改后的扫描链网表并返回给用户；该方法能够准确高效地完成对原始网表的修改，防止因为Functional ECO等操作导致的测试覆盖率损失。
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公开(公告)号：CN118520826A
公开(公告)日：2024-08-20
申请号：CN202410981490.1
申请日：2024-07-22
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/333 , G06F30/337
摘要： 本发明提出了一种进行扫描链ECO的系统和方法，该方法接收用户输入的原始网表作为第一输入信息，所述原始网表中包含原始设计中的扫描链信息；接收用户输入的寄存器修改列表和Scan DEF文件作为第二输入信息，所述寄存器修改列表用于指示待上链和/或待下链的寄存器信息；根据所述第一输入信息和所述第二输入信息对所述原始网表执行修改操作，完成第二输入信息中寄存器清单的上链和/或下链，得到修改后的扫描链网表；将修改后的扫描链网表并返回给用户；该方法能够准确高效地完成对原始网表的修改，防止因为Functional ECO等操作导致的测试覆盖率损失。
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公开(公告)号：CN118332979A
公开(公告)日：2024-07-12
申请号：CN202410752293.2
申请日：2024-06-11
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/33 , G06F30/333
摘要： 本发明涉及一种在ECO中使用Scan DEF文件的方法，特别适用于扫描链的ECO阶段。该方法首先通过提取Scan DEF文件中的扫描链信息，包括扫描链数量和寄存器信息。接着，基于扫描链上的Bus端口出现频率确定压缩器位置。然后，通过分析每条扫描链的PARTITION属性，判断寄存器所属的时钟域。在时钟域判断过程中，若相邻寄存器时钟信号端PARTITION属性不同，则需在它们之间插入锁存器。本发明的方法提高了压缩器和时钟域识别的准确性，优化了扫描链布局，降低了ECO时间，并增强了设计的可维护性和能效比。
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公开(公告)号：CN118013924A
公开(公告)日：2024-05-10
申请号：CN202410407754.2
申请日：2024-04-07
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/392
摘要： 本发明涉及电子设计技术领域，具体是一种电子设计自动优化的方法及系统，包括根据第一芯片的运行模式得到第一芯片的电子元件的第一时序数据；根据第二芯片的运行模式和电路布局得到第二芯片的电子元件的第二时序数据；建立包含第一芯片和第二芯片的坐标系，绘制在第二时序数据下第二芯片的第二干扰变量在坐标系中随时序数据变化的第二分布图；根据第一时序数据得到第一芯片的电子元件引起的第一干扰变量，将第一干扰变量结合第二分布图优化排列第一芯片的电路布局方案。本发明通过考虑具有空间结构且层间相互影响的芯片电路在运行模式的规律性，进一步压缩芯片在电子设计过程的参数冗余，提升芯片的电子设计自动化优化效果。
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