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公开(公告)号：CN118520826B
公开(公告)日：2024-10-01
申请号：CN202410981490.1
申请日：2024-07-22
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/333 , G06F30/337
摘要： 本发明提出了一种进行扫描链ECO的系统和方法，该方法接收用户输入的原始网表作为第一输入信息，所述原始网表中包含原始设计中的扫描链信息；接收用户输入的寄存器修改列表和Scan DEF文件作为第二输入信息，所述寄存器修改列表用于指示待上链和/或待下链的寄存器信息；根据所述第一输入信息和所述第二输入信息对所述原始网表执行修改操作，完成第二输入信息中寄存器清单的上链和/或下链，得到修改后的扫描链网表；将修改后的扫描链网表并返回给用户；该方法能够准确高效地完成对原始网表的修改，防止因为Functional ECO等操作导致的测试覆盖率损失。
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公开(公告)号：CN118520826A
公开(公告)日：2024-08-20
申请号：CN202410981490.1
申请日：2024-07-22
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/333 , G06F30/337
摘要： 本发明提出了一种进行扫描链ECO的系统和方法，该方法接收用户输入的原始网表作为第一输入信息，所述原始网表中包含原始设计中的扫描链信息；接收用户输入的寄存器修改列表和Scan DEF文件作为第二输入信息，所述寄存器修改列表用于指示待上链和/或待下链的寄存器信息；根据所述第一输入信息和所述第二输入信息对所述原始网表执行修改操作，完成第二输入信息中寄存器清单的上链和/或下链，得到修改后的扫描链网表；将修改后的扫描链网表并返回给用户；该方法能够准确高效地完成对原始网表的修改，防止因为Functional ECO等操作导致的测试覆盖率损失。
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公开(公告)号：CN118395922A
公开(公告)日：2024-07-26
申请号：CN202410797610.2
申请日：2024-06-19
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/337 , G06N20/00 , G06F30/3323
摘要： 本发明提出了一种基于自适应学习的ECO方法，应用于芯片设计过程中不同阶段网表的ECO操作，该方法通过获取上一阶段已完成ECO的第一网表和当前阶段待ECO的第二网表；基于第一网表和第二网表的结构相似性，确定上一阶段ECO涉及的网表修改位置，并在第一网表中划定输入边界和输出边界；在第二网表中寻找与第一网表中划定的输入边界和输出边界的匹配信号；根据这些匹配信号划定第二网表中待ECO的边界范围；在划定的边界范围内进行ECO操作。该方法提高了ECO的效率和准确性。
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公开(公告)号：CN118095154A
公开(公告)日：2024-05-28
申请号：CN202410491064.X
申请日：2024-04-23
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/33 , G06F30/398
摘要： 本发明公开了一种基于设计文件对比获取ECO点的方法，用于芯片设计中改版设计与原始设计差异点ECO的查找，该方法包括：对比原始设计的原版GTECH文件和改版设计的改版GTECH文件，找到关键点信息；根据所述关键点信息，对电路的元件组成和连接进行分析比对，找到差异ECO点；本发明的方法在不依赖商业LEC工具的同时，大大缩短了ECO点的获取时间。
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公开(公告)号：CN116595917B
公开(公告)日：2023-10-17
申请号：CN202310871375.4
申请日：2023-07-17
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/327 , G06F7/544 , G06F30/33
摘要： 本申请涉及无需先验知识的逻辑功能更正方法、装置、设备及介质；针对现有技术无法准确提取算术逻辑及分割网表的不足，所采用的方案为：首先，读取参考网表和目标网表；接着，通过预设的逻辑信息提取算法提取参考网表的第一算术逻辑边界信息，并提取目标网表的第二算术逻辑边界信息；接着，根据第一算术逻辑边界信息和第二算术逻辑边界信息，对目标网表和参考网表进行关键点匹配；接着，判断关键点匹配是否成功；接着，若关键点匹配成功，根据关键点匹配内容、第一算术逻辑边界信息以及第二算术逻辑边界信息，对目标网表和参考网表进行分割，得到分割后的目标网表、分割后的参考网表。前述方案可以准确提取算术逻辑及分割网表。
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公开(公告)号：CN113033130A
公开(公告)日：2021-06-25
申请号：CN202110291075.X
申请日：2021-03-18
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/327 , G06F30/33 , G06F30/394
摘要： 本发明公开了一种电子设计自动化的全阶段功能变更系统，光罩前遍历检验单元用于检索并验证IC设计的逻辑功能错误，且标记出逻辑功能错误的起始位置和结束位置；逻辑语言补丁生成单元用于自动生成用于修改逻辑功能错误的补丁且将补丁更替检验出的IC设计的逻辑功能错误；光罩后功能验证单元用于将对应IC设计的集成电路芯片划分为不同子模块，并且利用逆向反演推测模型计算子模块出错率并按顺序检验子模块的性能；布线变更单元用于建立IC设计与子模块的布线区域之间的对应关系，利用逻辑语言补丁生成单元更替IC设计的逻辑功能错误后更改对应布线区域内的电路设计；本发明通过增加补丁来变更网表逻辑功能或增加新逻辑功能，节省大量时间。
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公开(公告)号：CN118332979B
公开(公告)日：2024-08-20
申请号：CN202410752293.2
申请日：2024-06-11
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/33 , G06F30/333
摘要： 本发明涉及一种在ECO中使用Scan DEF文件的方法，特别适用于扫描链的ECO阶段。该方法首先通过提取Scan DEF文件中的扫描链信息，包括扫描链数量和寄存器信息。接着，基于扫描链上的Bus端口出现频率确定压缩器位置。然后，通过分析每条扫描链的PARTITION属性，判断寄存器所属的时钟域。在时钟域判断过程中，若相邻寄存器时钟信号端PARTITION属性不同，则需在它们之间插入锁存器。本发明的方法提高了压缩器和时钟域识别的准确性，优化了扫描链布局，降低了ECO时间，并增强了设计的可维护性和能效比。
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公开(公告)号：CN118095154B
公开(公告)日：2024-07-05
申请号：CN202410491064.X
申请日：2024-04-23
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/33 , G06F30/398
摘要： 本发明公开了一种基于设计文件对比获取ECO点的方法，用于芯片设计中改版设计与原始设计差异点ECO的查找，该方法包括：对比原始设计的原版GTECH文件和改版设计的改版GTECH文件，找到关键点信息；根据所述关键点信息，对电路的元件组成和连接进行分析比对，找到差异ECO点；本发明的方法在不依赖商业LEC工具的同时，大大缩短了ECO点的获取时间。
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公开(公告)号：CN118013924B
公开(公告)日：2024-06-14
申请号：CN202410407754.2
申请日：2024-04-07
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/392
摘要： 本发明涉及电子设计技术领域，具体是一种电子设计自动优化的方法及系统，包括根据第一芯片的运行模式得到第一芯片的电子元件的第一时序数据；根据第二芯片的运行模式和电路布局得到第二芯片的电子元件的第二时序数据；建立包含第一芯片和第二芯片的坐标系，绘制在第二时序数据下第二芯片的第二干扰变量在坐标系中随时序数据变化的第二分布图；根据第一时序数据得到第一芯片的电子元件引起的第一干扰变量，将第一干扰变量结合第二分布图优化排列第一芯片的电路布局方案。本发明通过考虑具有空间结构且层间相互影响的芯片电路在运行模式的规律性，进一步压缩芯片在电子设计过程的参数冗余，提升芯片的电子设计自动化优化效果。
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公开(公告)号：CN117454809B
公开(公告)日：2024-04-16
申请号：CN202311801524.6
申请日：2023-12-26
申请人： 奇捷科技(深圳)有限公司
IPC分类号： G06F30/327 , G06F18/22 , G06F18/241 , G06F30/337 , G06F119/06
摘要： 本发明涉及低功耗的电路设计变更处理方法、系统和装置，所示低功耗的电路设计变更处理方法包括通过读取统一功耗格式文件来获取统一功耗格式文件信息；根据所述统一功耗格式文件信息获取对应门级网表中的策略指令，并基于所述策略指令生成功耗模块；将所述功耗模块和所述策略指令进行对应匹配，并建立匹配关系；通过所述匹配关系获取所述功耗模块与所述统一功耗格式文件的差异，对获取到的差异进行预处理，并对预处理结果进行电路设计变更处理，得到电路设计变更处理结果；依据所述处理结果对所述功耗模块进行修改调整。本发明通过自动化对功耗模块进行电路设计变更处理，降低出现错误的情况，同时能极大提高芯片设计流程更新迭代的效率和速度。
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