公开(公告)号：CN119380767A

公开(公告)日：2025-01-28

申请号：CN202411512287.6

申请日：2024-10-28

Applicant: 安徽大学

Inventor： 蔺智挺 ,  李云昊 ,  吴秀龙 ,  彭春雨 ,  戴成虎 ,  赵强 ,  胡薇 ,  卢文娟 ,  李鑫 ,  郝礼才 ,  周永亮

IPC: G11C7/06 ,  G11C7/08 ,  G11C11/419 ,  H03F3/45

Abstract: 本发明属于集成电路领域，具体涉及一种全摆幅输入型灵敏放大器、模块及芯片。全摆幅输入型灵敏放大器包括输出电路和预充电路、自适应选通电路和失调抑制电路。输出电路采用反相交叉耦合的锁存电路，其中的锁存节点Q和QB作为量化结果的输出节点；预充电路由使能信号SAEN控制启动，并用于在比较前将输出节点拉高至等电位。自适应选通电路为每个输出节点和提供两条分别由NMOS管和PMOS管调控的放电路径，并针对不同摆幅的输入信号自适应选通对应的放电路径，进而实现对两个全摆幅输入信号进行比较。失调抑制电路用于在复位阶段将放电路径中对应位置的电位进行平衡。本发明克服了锁存器型灵敏放大器比较范围有限，失调电压过高的问题。

公开(公告)号：CN119002859A

公开(公告)日：2024-11-22

申请号：CN202411116710.0

申请日：2024-08-15

Applicant: 安徽大学

Inventor： 蔺智挺 ,  王鑫 ,  李云昊 ,  刘泽毅 ,  刘玉 ,  彭春雨 ,  吴秀龙 ,  胡薇 ,  戴成虎 ,  赵强 ,  郝礼才

IPC: G06F5/01 ,  G06F7/544

Abstract: 本发明属于集成电路技术领域，具体涉及一种基于SRAM的浮点型乘累加快速运算电路及其芯片。该电路基于SRAM阵列及其外围电路设计，其中，SRAM阵列被按列划分为指数和阵列、权重指数阵列和权重尾数阵列。在划分后的SRAM阵列的基础上，浮点型乘累加快速运算电路还包括：指数输入模块、尾数输入模块、加法器阵列、最大值寻找模块、减法计数器、移位寄存器、加法器树和标准化模块。本发明采用全新的高带宽异步指数标准化和指令并行排序的尾数对齐浮点计算流程，可以在指数相加的同时并行查找出最大值，并将尾数对齐中的减法移位按时间周期查找的方式替换，进而在更低的时间、面积和功耗开销下实现浮点型数据的MAC存内计算。