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公开(公告)号：CN119893328A
公开(公告)日：2025-04-25
申请号：CN202510391678.5
申请日：2025-03-31
Applicant: 安徽大学 , 合肥中科君达视界技术股份有限公司
IPC: H04N25/772 , H04N25/78
Abstract: 本发明涉及图像传感器设计技术领域，具体公开了带有预判断逻辑的SAR‑SS型ADC电路、模块。本发明在数字相关多采样的基础上采用SAR‑SS混合架构来将对两列像素信号{Vref,n}、{Vsig,n}的12bit量化分解成通过SAR‑ADC部进行粗量化、SS‑ADC部进行细量化，在实现低噪声的情况下提升了ADC的整体量化速度、且比采用单一架构SS型ADC的传统CMS ADC功耗更低。本发明的电路设置了预判断逻辑部，来对是否需要对像素读出信号Vsig,2进行粗量化进行判断，以减少粗量化的不必要耗时及功耗，进一步提升了ADC的整体速度和功耗。
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公开(公告)号：CN119741185A
公开(公告)日：2025-04-01
申请号：CN202411817124.9
申请日：2024-12-11
Applicant: 安徽大学
Abstract: 本发明涉及集成电路设计领域中的一种数字图像处理方法及硬件电路、特征向量存储与匹配方法。数字图像处理方法包括：在数字图像中，以每个特征点为中心，以r格像素为半径定下一个圆形区域；分别从圆心角0°、‑22.5°开始，每隔45°均划分出8块扇形区域，顺次交叉编码；针对同一存储单元的存储内容m个幅值存储位置进行1至m的顺次编码；旋转数字图像使主方向角呈0°；改变旋转前扇形区域的存储信息的信息存储位置和相应m个幅值的幅值存储位置。本发明针对每个特征点在划定圆形区域的基础上，勾画出存在重叠关系的16个扇形区域，因此根据主方向角旋转后，圆形区域不需要重新统计，只需把存储的顺序变动，简化特征向量生成过程，利于硬件实现。
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公开(公告)号：CN119299881B
公开(公告)日：2025-03-04
申请号：CN202411814242.4
申请日：2024-12-11
Applicant: 安徽大学
IPC: H04N25/78 , H04N25/616 , H04N25/709 , H04N25/571
Abstract: 本发明属于集成电路领域，具体涉及一种全局同步及局部异步的单斜ADC及CMOS图像传感器。其包括：时序控制电路、动态斜坡发生器、行判断模块、列读出电路和列判断模块。时序控制电路用于使得各像素单元在量化过程中的总转换时间保持一致。行判断模块用于确定自适应斜坡的摆幅范围；列读出电路结合各个阶段的量化结果生成最终的像素值；列判断模块用于在像素多采样量化阶段根据各个像素单元的全量程量化结果生成控制动态斜坡发生器和列读出电路的使能信号，必要时将电路关闭，以降低整体电路的功耗。本发明解决了现有的单斜ADC采用自适应相关多采样机制的情况下仍然存在的整体帧率差异较大的问题。
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公开(公告)号：CN119483593A
公开(公告)日：2025-02-18
申请号：CN202510065555.2
申请日：2025-01-16
Applicant: 安徽大学
Abstract: 本发明涉及图像传感器设计技术领域，具体涉及用于CIS的高速Pipe‑SAR‑ADC电路及模块。本发明的电路首先通过CDS‑PGA部对输入信号进行采样保持、增益放大、引入固定偏移，得到差分信号；再通过第一级SAR‑ADC部对差分信号进行6bit量化，得到6位数值码及残差信号；接着通过MDAC部将残差信号进行放大，得到放大信号；然后通过第二级SAR‑ADC部对到放大信号进行7bit量化，得到7位数值码；最后通过冗余校准部依据6位数值码、7位数值码进行冗余校准得到最终的12位数字码。本发明不仅能够满足更高的输入信号范围、更高的信噪比，而且降低了噪声、消除了失调电压，能够实现高速、低噪声及高分辨率。
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公开(公告)号：CN115051698B
公开(公告)日：2025-02-18
申请号：CN202210695673.8
申请日：2022-06-20
Applicant: 安徽大学
IPC: H03K17/28 , H03K17/687
Abstract: 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。
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Patent Agency Ranking
公开(公告)号：CN114863971B
公开(公告)日：2025-02-14
申请号：CN202210412408.4
申请日：2022-04-19
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/419
Abstract: 本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。
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公开(公告)号：CN113921058B
公开(公告)日：2025-01-10
申请号：CN202111064230.0
申请日：2021-09-10
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/417 , G11C13/00
Abstract: 本发明公开了一种8T2R非易失SRAM单元电路，包括两个阻变随机存取存储器RRAM构成的非易失数据存储电路，上方的阻变随机存取存储器UR和下方的阻变随机存取存储器BR；一个N型MOSFET和一个P型MOSFET构成的传输门电路，N型MOSFET记为NT，P型MOSFET记为PT；两个P型MOSFET与两个N型MOSFET构成两个反相器，并且这两个反相器的首尾相连，两个P型MOSFET分别记为左上拉晶体管LUT和右上拉晶体管RUT，两个N型MOSFET分别记为左下拉晶体管LDT和右下拉晶体管RDT，左侧访问晶体管LAT和右侧访问晶体管RAT构成6T‑SRAM的存储单元。该电路在SRAM的读、写和保持能力的基础上，增加了非易失单元RRAM，令SRAM具备掉电数据不丢失和上电数据恢复能力。
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公开(公告)号：CN119070816A
公开(公告)日：2024-12-03
申请号：CN202411112107.5
申请日：2024-08-14
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种单端比较器、多比特SAR‑ADC电路及其芯片。单端比较器包括三个PMOS管P0～P2，三个NMOS管N0～N2，一个电容C，三个传输门TG1～TG3。电路中，P1和N1构成第一反相器，P2和N2构成第二反相器；P0作为第一反相器与电源VDD之间的传输管；N0作为第一反相器与地端GND之间的传输管。两个反相器级联。第一反相器的输入端接在电容的上极板上，第二反相器的输出端OUT用于输出比较结果。其中一个传输门用于将电容上极板的初始电压置位阈值电压，另外两个传输门用于将电容下级板在输入信号Vin和参考电压Vref之间进行切换。相比传统比较器，本发明的比较器和ADC电路的静态功耗更低，可以降低存算电路的总体功耗。
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公开(公告)号：CN118171621B
公开(公告)日：2024-07-05
申请号：CN202410593517.X
申请日：2024-05-14
Applicant: 安徽大学
IPC: G06F30/367 , H03K19/00 , H03K19/20
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及基于极性加固的双节点翻转自恢复的锁存器电路、模块。本发明包括上拉管部、下拉管部、信号反相器部、钟控反相器部、传输管部、传输门部。本发明的节点X1、X1b、X2、X2b形成N极性加固，节点X3、X3b形成P极性加固。本发明具备完全的SNU、DNU翻转自恢复能力，并有较低的延迟、较低的功耗、较低的功耗延迟积和较大的临界电荷。本发明的晶体管数量较少，面积开销也较低。本发明解决了现有双节点自恢复的锁存器电路设计存在面积和功耗较大、临界电荷较小的问题。
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公开(公告)号：CN117713768B
公开(公告)日：2024-04-26
申请号：CN202410159994.5
申请日：2024-02-05
Applicant: 安徽大学
Abstract: 本发明涉及比较器设计技术领域，具体涉及一种互补输入比较器电路、模块。本发明公开了一种互补输入比较器电路，包括：开关部、输入部、电流源部、放大部、Buffer转换部一、Buffer转换部二。本发明电路的输入部采用了互补输入设计，增加了输入范围，能有效保证Sigma‑Delta ADC的输出信号不失真。本发明电路的电流源部给输入部进行电流分配，以保证输入部的正常工作。经过实验仿真，本发明的电路可以降低输入噪声、提高输出信号压摆率。本发明解决了现有交叉耦合比较器存在噪声偏大、压摆率偏低的问题。
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