公开(公告)号：CN114912358A

公开(公告)日：2022-08-16

申请号：CN202210542908.X

申请日：2022-05-18

Applicant: 安徽大学

Inventor： 蔺智挺 ,  陈琳 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  卢文娟

IPC: G06F30/27 ,  G06F30/33 ,  G06F11/36 ,  G06N3/04 ,  G06N3/063

Abstract: 本发明公开了一种基于UVM的卷积神经网络验证系统，包括待测设计DUT使用基于待测卷积神经网络的硬件加速器；针对待测设计的接口模块，包含所有需要用到的待测设计接口信号的定义，用于待测设计与其他模块之间的数据通信；测试用例模块，用于创建不同的验证环境以及产生不同的测试激励；所述测试用例模块中例化的每个测试用例都继承自base_test类，根据所验功能点的不同配置相应的验证环境，以及配置不同的序列来产生符合协议规范的事务，以此形成不同的测试用例。上述系统只需少量修改就可以对不同结构层的卷积神经网络模型的硬件加速器验证平台进行重用，从而缩短了验证周期，提高了验证效率。

公开(公告)号：CN116340150A

公开(公告)日：2023-06-27

申请号：CN202310181903.3

申请日：2023-02-24

Applicant: 安徽大学

Inventor： 蔺智挺 ,  陈琳 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  戴成虎 ,  卢文娟 ,  周永亮 ,  李鑫 ,  郝礼才 ,  刘玉

IPC: G06F11/36 ,  G06F11/22

Abstract: 本发明设计集成电路设计领域，具体涉及一种基于UVM的可重用的寄存器性能交互验证系统及其应用。该验证系统应用于一个包含主机和从机的验证设备中。验证系统采用system verilog语言编写，并基于UVM库创建，运行于验证设备的主机中。从机与主机采用接口通信连接；从机为使用verilog或者system verilog语言编写的RTL设计方案。本发明提供的寄存器性能交互验证系统包括：配置模块、测试用例模块、激励序列库模块、验证层，以及事务级建模通信单元。该验证系统不用更改内部代码，只需要对主、从机之间的通信内容进行配置即可用于其它项目验证。因此，本发明可以解决现有芯片设计过程中，验证系统和工具在不同项目间无法重用导致的项目的仿真和验证成本较高的问题。