公开(公告)号：CN117636945B

公开(公告)日：2024-04-09

申请号：CN202410109635.9

申请日：2024-01-26

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 彭春雨 ,  刘筱彧 ,  朱志国 ,  张蓓蓓 ,  赵强 ,  卢文娟 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G11C11/407 ,  H03K19/21

Abstract: 本发明属于集成电路领域，具体涉及一种5bit带符号位的同或与同或累加运算电路、CIM电路。其具有数据存储和逻辑运算功能，该电路包括8T‑SRAM单元，以及由N1~N6，P1、P2构成的计算单元；N1的漏极接输出位线IBL1，N1的源极接N3的漏极；N2的漏极接输出位线IBL2，N2的源极接N4的漏极；P1的源极接输出位线CBL1，P1的漏极接N5的漏极；P2的源极接输出位线CBL2，P2、N6的漏极相连；N1、N2、P1和P2的栅极接运算节点FO；N3和N5的栅极接输入信号线INH；N4和N6的栅极接输入信号线INL；N3~N6的源极接地；本发明可以大幅提高神经网络中同或运算的数据处理效率。

公开(公告)号：CN117636945A

公开(公告)日：2024-03-01

申请号：CN202410109635.9

申请日：2024-01-26

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 彭春雨 ,  刘筱彧 ,  朱志国 ,  张蓓蓓 ,  赵强 ,  卢文娟 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G11C11/407 ,  H03K19/21

Abstract: 本发明属于集成电路领域，具体涉及一种5bit带符号位的同或与同或累加运算电路、CIM电路。其具有数据存储和逻辑运算功能，该电路包括8T‑SRAM单元，以及由N1~N6，P1、P2构成的计算单元；N1的漏极接输出位线IBL1，N1的源极接N3的漏极；N2的漏极接输出位线IBL2，N2的源极接N4的漏极；P1的源极接输出位线CBL1，P1的漏极接N5的漏极；P2的源极接输出位线CBL2，P2、N6的漏极相连；N1、N2、P1和P2的栅极接运算节点FO；N3和N5的栅极接输入信号线INH；N4和N6的栅极接输入信号线INL；N3~N6的源极接地；本发明可以大幅提高神经网络中同或运算的数据处理效率。

公开(公告)号：CN117594107A

公开(公告)日：2024-02-23

申请号：CN202410072219.6

申请日：2024-01-18

Applicant: 安徽大学 ,  合肥晶合集成电路股份有限公司

Inventor： 刘筱彧

IPC: G11C29/18

Abstract: 本申请公开用于检测存储器故障的测试方法和测试电路。测试方法包括对存储器的待测试存储空间执行如下多次读写操作：按地址降序或地址升序进行写0操作，按地址降序进行读0操作、写1操作，按地址升序进行多次读1操作、写0操作、读0操作、写1操作，按地址升序进行读1操作、写0操作、读0操作，按地址升序进行多次读0操作、写1操作、多次读1操作、写0操作，按地址升序进行读0操作；将多次读写操作中读出的数据与期望数据进行比较，以确定待测试存储空间内是否有地址存在故障。该测试方法实现了故障检测覆盖率的提高。

公开(公告)号：CN117594107B

公开(公告)日：2024-05-03

申请号：CN202410072219.6

申请日：2024-01-18

Applicant: 安徽大学 ,  合肥晶合集成电路股份有限公司

Inventor： 刘筱彧

IPC: G11C29/18

Abstract: 本申请公开用于检测存储器故障的测试方法和测试电路。测试方法包括对存储器的待测试存储空间执行如下多次读写操作：按地址降序或地址升序进行写0操作，按地址降序进行读0操作、写1操作，按地址升序进行多次读1操作、写0操作、读0操作、写1操作，按地址升序进行读1操作、写0操作、读0操作，按地址升序进行多次读0操作、写1操作、多次读1操作、写0操作，按地址升序进行读0操作；将多次读写操作中读出的数据与期望数据进行比较，以确定待测试存储空间内是否有地址存在故障。该测试方法实现了故障检测覆盖率的提高。

公开(公告)号：CN221327082U

公开(公告)日：2024-07-12

申请号：CN202323360054.2

申请日：2023-12-05

Applicant: 安徽大学 ,  合肥晶合集成电路股份有限公司

Inventor： 刘筱彧 ,  朱名杰

IPC: G06F15/78 ,  G11C11/412

Abstract: 本实用新型提供了一种累和运算系统，包括：第一电荷存储线；第二电荷存储线；以及多个存储单元，电性连接在第一电荷存储线和第二电荷存储线之间，存储单元包括第一节点和第二节点，且第一节点和第二节点的电平相反，其中存储单元包括：第一放电选择晶体管，电性连接于第一电荷存储线和存储单元的数据输入端，其中第一放电选择晶体管的栅极端电性连接于第一节点；以及第二放电选择晶体管，电性连接于第二电荷存储线和数据输入端，其中第二放电选择晶体管的栅极端电性连接于第二节点。本实用新型提供一种累和运算系统，以提升电路运算效率。