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公开(公告)号：CN113709490A
公开(公告)日：2021-11-26
申请号：CN202110873304.9
申请日：2021-07-30
IPC分类号： H04N19/182 , H04N19/423
摘要： 本发明公开了一种视频压缩方法、装置、系统及计算机可读存储介质，该方法包括：接收当前帧图像的图像数据，并从DDR中获取上一帧图像的图像数据；当视频压缩控制器的当前状态为开启状态时，将上一帧图像的图像数据发送至视频压缩控制器进行压缩处理；将当前帧图像的图像数据发送至DDR中进行存储；依据当前帧图像的图像数据及上一帧图像的图像数据，判断当前帧图像与上一帧图像是否相同，若相同，则将视频压缩控制器的状态更改为关闭状态；若不同，则将视频压缩控制器的状态更改为开启状态，以便对下一次从DDR中获取的图像数据进行压缩处理；在使用过程中能够减少数据压缩量，降低网络带宽及视频传输延时，减少整体功耗。
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公开(公告)号：CN112306924A
公开(公告)日：2021-02-02
申请号：CN202011352561.X
申请日：2020-11-26
摘要： 本发明公开了一种数据交互方法、装置、系统及可读存储介质，该方法包括：按照AXI协议，接收处理器发送的目标数据；其中，处理器与AXI总线相连接；按照存储读写协议，将目标数据存入存储设备中，以便外部设备按照存储读写协议，从存储设备中读取目标数据。该方法省去了高速总线与低速总线之间的转换环节，能够将AXI总线转换为类似存储设备接口，通过存储设备实现处理器与外部设备之间的时钟频率转换，数据交互，既可以保持数据的高速传输、又可以节省AXI总线时间，释放AXI总线性能。
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公开(公告)号：CN112131828A
公开(公告)日：2020-12-25
申请号：CN202010989115.3
申请日：2020-09-18
IPC分类号： G06F30/398 , G06F11/10
摘要： 本申请公开了一种数据处理方法、装置、设备及可读存储介质。本申请公开的方法应用于FPGA验证平台，包括：利用至少一个数据接口接收待处理的数据帧；按照存储起止地址将数据帧存储至FPGA验证平台中的存储器；对数据帧进行匹配校验，若匹配校验未通过，则保留存储起止地址，以便按照存储起止地址覆盖式存储新的数据帧至存储器；实时统计存储器的剩余空间，若剩余空间小于预设阈值，则按照读取起止地址读取存储器中的已存数据帧，更新读取起止地址和存储起止地址。本申请利用存储起止地址和读取起止地址对同一存储器进行管理，能够避免数据占用较多存储资源，本申请提供的一种数据处理装置、设备及可读存储介质，也同样具有上述技术效果。
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公开(公告)号：CN112131828B
公开(公告)日：2022-06-17
申请号：CN202010989115.3
申请日：2020-09-18
IPC分类号： G06F30/398 , G06F11/10
摘要： 本申请公开了一种数据处理方法、装置、设备及可读存储介质。本申请公开的方法应用于FPGA验证平台，包括：利用至少一个数据接口接收待处理的数据帧；按照存储起止地址将数据帧存储至FPGA验证平台中的存储器；对数据帧进行匹配校验，若匹配校验未通过，则保留存储起止地址，以便按照存储起止地址覆盖式存储新的数据帧至存储器；实时统计存储器的剩余空间，若剩余空间小于预设阈值，则按照读取起止地址读取存储器中的已存数据帧，更新读取起止地址和存储起止地址。本申请利用存储起止地址和读取起止地址对同一存储器进行管理，能够避免数据占用较多存储资源，本申请提供的一种数据处理装置、设备及可读存储介质，也同样具有上述技术效果。
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公开(公告)号：CN113868157A
公开(公告)日：2021-12-31
申请号：CN202110962618.6
申请日：2021-08-20
摘要： 本申请公开了一种AHB系统总线的仲裁方法、装置、AHB系统总线及介质，包括：以预设监测周期实时监测每个数据通道的数据流量，得到每个数据通道对应的第一数据流量；在每个所述预设监测周期结束时，利用各所述第一数据流量确定每个所述数据通道的实际仲裁权重；基于所述实际仲裁权重划分下一个所述预设监测周期中每个所述数据通道对应的时间片，以便每个所述数据通道在对应的所述时间片内利用AHB系统总线进行数据传输。能够提升AHB系统总线利用率，进而提升SOC芯片的性能。
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公开(公告)号：CN113868157B
公开(公告)日：2024-06-28
申请号：CN202110962618.6
申请日：2021-08-20
摘要： 本申请公开了一种AHB系统总线的仲裁方法、装置、AHB系统总线及介质，包括：以预设监测周期实时监测每个数据通道的数据流量，得到每个数据通道对应的第一数据流量；在每个所述预设监测周期结束时，利用各所述第一数据流量确定每个所述数据通道的实际仲裁权重；基于所述实际仲裁权重划分下一个所述预设监测周期中每个所述数据通道对应的时间片，以便每个所述数据通道在对应的所述时间片内利用AHB系统总线进行数据传输。能够提升AHB系统总线利用率，进而提升SOC芯片的性能。
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公开(公告)号：CN113609037B
公开(公告)日：2024-04-16
申请号：CN202110739004.1
申请日：2021-06-30
摘要： 本发明提供了一种基于UVM的GPIO模块验证的方法、装置、设备及可读介质，该方法包括：基于信号类别将GPIO模块的信号划分为五组；响应于接收到GPIO模块验证的指令，检测阶段验证指示标志；基于检测到的阶段验证指示标志选择五组信号中的一种或多种并基于UVM架构对GPIO模块的进行当前阶段的验证；响应于当前阶段验证通过，更新阶段验证指示标志。通过使用本发明的方案，能够提高验证效率，能够减少激励的数量和相关性，并减少了scoreboard类中的判断逻辑，能够加速验证收敛速度。
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公开(公告)号：CN113609037A
公开(公告)日：2021-11-05
申请号：CN202110739004.1
申请日：2021-06-30
摘要： 本发明提供了一种基于UVM的GPIO模块验证的方法、装置、设备及可读介质，该方法包括：基于信号类别将GPIO模块的信号划分为五组；响应于接收到GPIO模块验证的指令，检测阶段验证指示标志；基于检测到的阶段验证指示标志选择五组信号中的一种或多种并基于UVM架构对GPIO模块的进行当前阶段的验证；响应于当前阶段验证通过，更新阶段验证指示标志。通过使用本发明的方案，能够提高验证效率，能够减少激励的数量和相关性，并减少了scoreboard类中的判断逻辑，能够加速验证收敛速度。
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