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公开(公告)号：CN117149406A
公开(公告)日：2023-12-01
申请号：CN202310911595.5
申请日：2023-07-24
IPC分类号： G06F9/50
摘要： 本发明涉及通信技术领域，公开了一种资源调度方法、装置、系统、计算机设备及存储介质。其中，资源调度方法包括：获取待测终端的测试资源需求量，以及待测终端的测试任务类型；根据测试资源需求量和测试任务类型，从目标硬件验证平台中确定可选测试资源，以得到可选测试资源的资源占用标识；基于资源占用标识对可选测试资源进行筛选，得到可用测试资源；获取被测文件，被测文件用于生成制作流片所使用的电路文件；根据可用测试资源配置待测终端的测试参数，并将被测文件发送至目标硬件验证平台中的可用测试资源，以执行待测终端下发的测试任务。根据本发明实施例的方案，能够提高验证效率。
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公开(公告)号：CN114510894A
公开(公告)日：2022-05-17
申请号：CN202210108970.8
申请日：2022-01-28
IPC分类号： G06F30/343
摘要： 本发明公开了一种提高FPGA原型验证效率的方法及装置，方法包括：运行设计综合命令以得出设计综合完成后的网表文件；运行report_qor_assessment命令获取当前的报告；检测报告分数并判断其分值与预设阈值的大小关系；若分值小于预设阈值，则检测设计并重复上述步骤；以及若分值大于等于预设阈值，则继续进行时钟关系判断、时序结果判断、组合逻辑链级数阈值判断、扇出阈值判断以生成新的综合策略和实现策略。该方法在FPGA原型验证实现流程中，设计综合后就可以分别对扇出、逻辑级数、时钟关系和时序结果等进行自动化分析报告与设定参数比较并生成有效的实现策略，可以提高FPGA原型验证实现的正确性，提高原型验证的效率。
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公开(公告)号：CN115686622A
公开(公告)日：2023-02-03
申请号：CN202211318779.2
申请日：2022-10-26
摘要： 本发明涉及计算机技术领域，具体涉及任务队列设计方法、系统、终端及存储介质。该方法任务参数文件编写；使用配置文件处理脚本处理所有的任务参数文件，生成ralf文件C/C++代码文件、JSON schema文件；任务队列文件编写；使用配置文件处理脚本处理任务队列文件，生成任务队列静态配置函数、任务队列动态配置函数和任务队列流程图。本发明避免了因理解偏差，理解错误产生的相关bug，提高了开发效率，当架构调整时可以通过工具更新代码、模型提高了芯片开发效率。实现了验证和软件开发资料的单一来源。
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公开(公告)号：CN114546917A
公开(公告)日：2022-05-27
申请号：CN202210111640.4
申请日：2022-01-29
IPC分类号： G06F13/38
摘要： 本发明公开了一种FPGA侧辅助IP系统。所述系统包括：若干并行的数据处理通道，每一数据处理通道连接至EP端PCIe的一种应用场景模式对应的寄存器，且配置用于处理读写命令并生成答应消息；上位机用于根据用户操作生成对目标应用场景模式对应的寄存器的读写命令，以及展示答应消息；接口模块用于接收上位机发送的读写命令、接收若干数据处理通道返回的答应消息，还用于向上位机发送答应消息；指令识别和仲裁模块，指令识别和仲裁模块用于解析读写指令以确定目标应用场景模式，以及用于选通目标应用场景模式对应的数据处理通道处理读写命令。所述系统较为直观的展现PCIe不同应用模式下寄存器的值，加快PCIe相关问题的调测的进度。
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公开(公告)号：CN114492267A
公开(公告)日：2022-05-13
申请号：CN202210107408.3
申请日：2022-01-28
IPC分类号： G06F30/331
摘要： 本发明提供了一种模拟eFuse的电路模型及基于eFuse的模拟方法，电路模型包括：初始化模块，配置用于将寄存器空间中所有比特位均设置为第一比特位状态；同步写逻辑模块，配置用于接收写操作指令，并基于写操作指令且根据第一输入地址信号将寄存器空间中相应的比特位的第一比特位状态写为第二比特位状态，以得到固定寄存器空间；同步读逻辑模块，配置用于接收读操作指令，并基于读操作指令将第二输入地址信号输出；以及同步保持模块，配置用于接收读地址指令和第二输入地址信号，并基于读地址指令且根据第二输入地址信号利用固定寄存器空间输出比特序列，以使外部器件对比特序列进行验证。本发明满足了对eFuse中待烧写的二进制序列进行提前验证的需求。
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公开(公告)号：CN118708535A
公开(公告)日：2024-09-27
申请号：CN202410939310.3
申请日：2024-07-12
摘要： 本申请公开了一种FPGA及RAM操作方法、系统、设备、介质，涉及芯片技术领域，FPGA包括串行接口，用于与FPGA外部的控制端相连接，接收控制端传输的目标指令，目标指令用于对目标RAM进行操作；与串行接口连接的RAM控制中心，用于在FPGA的各个RAM中确定出目标RAM，根据目标指令对目标RAM进行操作；与RAM控制中心连接的各个RAM。本申请中，FPGA外部的控制端可以通过串行接口将目标指令发送至RAM控制中心，从而使得RAM控制中心可以根据目标指令对目标RAM进行操作，实现了根据控制端的需求对FPGA中的RAM进行操作，提高了对FPGA中RAM进行操作的灵活性。
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公开(公告)号：CN118569154A
公开(公告)日：2024-08-30
申请号：CN202410706067.0
申请日：2024-05-31
IPC分类号： G06F30/33 , G06F30/337 , G06F30/34
摘要： 本申请实施例提供了一种资源使用率的确定方法及装置，该方法包括：将目标对象提供的当前设计参数输入至预测模型，通过以下方式获取预测模型输出的当前资源使用率：将数据收集模块运行当前设计参数后得到的当前FPGA资源数据发送给迭代二分器算法模块，以使迭代二分器算法模块基于当前设计参数和当前FPGA资源数据生成第一资源使用率；将当前FPGA资源数据发送给预测模型的多元线性回归模块，以使多元线性回归模块基于当前设计参数和当前FPGA资源数据生成第二资源使用率；将第一资源使用率和第二资源使用率发送至比较与优化模块，以使比较与优化模块对第一资源使用率和第二资源使用率进行比较，根据进行比较的比较结果确定FPGA原型验证平台的当前资源使用率。
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公开(公告)号：CN118485027A
公开(公告)日：2024-08-13
申请号：CN202410667303.2
申请日：2024-05-27
IPC分类号： G06F30/33
摘要： 本申请实施例提供了一种硬件代码的测试方法及装置、存储介质及电子设备，其中，该方法包括：从已接入到目标测试平台的目标硬件代码模块中识别目标连接参数；根据目标连接参数所指示的目标测试模块、目标适配模块以及第一连接方式，生成第一测试代码，并根据目标连接参数所指示的目标适配模块和第二连接方式，生成第二测试代码；运行第一测试代码建立第一连接通道，并运行第二测试代码建立第二连接通道。通过本申请，解决了硬件代码的测试效率较低的问题，进而达到了提升硬件代码的测试效率的效果。
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公开(公告)号：CN114546917B
公开(公告)日：2024-06-14
申请号：CN202210111640.4
申请日：2022-01-29
IPC分类号： G06F13/38
摘要： 本发明公开了一种FPGA侧辅助IP系统。所述系统包括：若干并行的数据处理通道，每一数据处理通道连接至EP端PCIe的一种应用场景模式对应的寄存器，且配置用于处理读写命令并生成答应消息；上位机用于根据用户操作生成对目标应用场景模式对应的寄存器的读写命令，以及展示答应消息；接口模块用于接收上位机发送的读写命令、接收若干数据处理通道返回的答应消息，还用于向上位机发送答应消息；指令识别和仲裁模块，指令识别和仲裁模块用于解析读写指令以确定目标应用场景模式，以及用于选通目标应用场景模式对应的数据处理通道处理读写命令。所述系统较为直观的展现PCIe不同应用模式下寄存器的值，加快PCIe相关问题的调测的进度。
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公开(公告)号：CN117313610A
公开(公告)日：2023-12-29
申请号：CN202311262813.3
申请日：2023-09-27
IPC分类号： G06F30/343 , G06F115/06
摘要： 本发明公开了一种存储器阵列生成及初始化方法、装置、设备及介质，涉及计算机技术领域，包括：识别出所有专用集成电路设计代码中包含有存储器阵列模块的寄存器传输级代码，并确定存储器阵列模块的存储器类型；识别存储器阵列模块中各子模块对应的存储器阵列参数；基于存储器类型和存储器阵列参数对各子模块进行例化；基于存储器阵列参数将各子模块的端口与对应的外围信号进行连接；按照存储器阵列参数拆解当前版本的初始化源文件得到与存储器阵列模块中的各子模块对应的初始化子文件，并将初始化子文件加载至对应的子模块中以得到用于现场可编程门阵列原型验证的目标存储器模块。本发明的技术方案能够减小由于人工失误造成的返工和重复工作。
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