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公开(公告)号：CN103971740A
公开(公告)日：2014-08-06
申请号：CN201410085130.X
申请日：2014-01-28
申请人： 德克萨斯仪器股份有限公司
IPC分类号： G11C16/06
摘要： 一种片上系统(SOC)，其提供自参考非易失性位单元的存储器阵列。每个位单元包括两个串联在第一板线和第二板线之间的铁电电容器，从而在两个铁电电容器之间形成节点Q。第一板线和第二板线被配置为当位单元位单元没有被访问时提供近似等于第一电压的电压。耦合到节点Q的钳位电路。第一读电容器经由第一控制信号控制的传输器件耦合到位线。第二读电容器经由第二控制信号控制的另一个传输器件耦合到位线。感测放大器耦合在第一读电容器和第二读电容器之间。
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公开(公告)号：CN103678034A
公开(公告)日：2014-03-26
申请号：CN201310537573.3
申请日：2013-09-10
申请人： 德克萨斯仪器股份有限公司
IPC分类号： G06F11/14
CPC分类号： G11C7/22 , G06F1/3203 , G06F1/3234 , G06F1/3275 , G06F1/3287 , G06F3/0679 , G06F3/0688 , G06F9/4401 , G06F9/4406 , G06F11/1032 , G06F11/1438 , G06F11/1469 , G06F12/0238 , G06F13/00 , G11C14/00 , H03K3/3562 , Y02D10/17 , Y02D10/171 , Y02D50/20
摘要： 本发明涉及非易失性逻辑阵列中基于优先级的备份。处理设备基于优先级或分箱结构而选择性地只备份某些数据。在一种方法中，非易失性逻辑控制器通过在非易失性逻辑元件阵列中存储表示机器状态的少于机器状态的所有数据的一部分数据来存储机器状态。因此，非易失性逻辑控制器通过根据用于备份和恢复的第一类别来存储机器状态的第一组程序数据，并通过根据用于备份和恢复的第二类别来存储机器状态的第二组程序数据，以此在多个非易失性逻辑元件阵列中存储机器状态。
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公开(公告)号：CN109637573B
公开(公告)日：2023-08-15
申请号：CN201811580481.2
申请日：2013-09-10
申请人： 德克萨斯仪器股份有限公司
IPC分类号： G11C16/06 , H03K19/0175
摘要： 本发明提供具有非易失性逻辑阵列备份相关应用的处理装置。一种处理装置(100)，使用多个易失性存储元件(120)操作。多个易失性存储元件(120)的N组的每组的M个易失性存储元件通过使用多路复用器(212)被连接到多个非易失性逻辑元件阵列中的N乘M大小的非易失性逻辑元件阵列(110)。多路复用器(212)连接N组中的一组到N乘M大小的非易失性逻辑元件阵列(110)以一次将来自M个易失性存储元件(120)的数据存储到N乘M大小的非易失性逻辑元件阵列(110)的一行中，或者一次将来自N乘M大小的非易失性逻辑元件阵列(110)的一行的数据写入到M个易失性存储元件(120)。相应的非易失性逻辑控制器(106)控制多路复用器(212)关于易失性存储元件(120)和非易失性存储元件(110)之间的连接的操作。
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公开(公告)号：CN106933324B
公开(公告)日：2021-08-10
申请号：CN201611250636.7
申请日：2016-12-28
申请人： 德克萨斯仪器股份有限公司
IPC分类号： G06F1/3234 , G06F1/3215 , G06F12/16
摘要： 本公开涉及具有非易失性逻辑存储器的处理设备的通过功率损耗硬件方法的计算。计算设备装置(100)促进深度低功率模式的使用，其包括响应于进入低功率模式，通过包括触发将来自设备(100)的易失性存储元件(110、125)的数据存储在非易失性存储器(115)中的硬件实施的过程来使设备(100)的CPU(105)断电。基于硬件的功率管理单元(140)控制包括中断CPU(105)的正常处理顺序并且触发将数据存储在非易失性存储器(115)中的过程。响应于唤醒事件，在执行用于CPU(105)从低功率模式的唤醒过程之前，触发设备(100)以将存储在非易失性存储器(115)中的数据恢复到易失性存储器(110，125)。设备(100)包括功率存储元件(130)诸如电容器，所述功率存储元件(130)保持充足的能量以在进入低功率模式之前完成非易失性数据存储任务。
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公开(公告)号：CN111384941A
公开(公告)日：2020-07-07
申请号：CN201911372722.9
申请日：2019-12-27
申请人： 德克萨斯仪器股份有限公司
IPC分类号： H03K19/003
摘要： 本申请公开了增强抗扰性锁存的逻辑状态保留。在描述的示例中，锁存器(参见260)包括用于锁存输入信息的电路(参见220)。电路可响应于第一模式的指示被预充电(参见210)，并且可将输入信息锁存至第二模式的指示(参见210)。锁存器可以可选地还响应于用于存储所锁存的输入信息的节点(参见290、292)来锁存输入信息。
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公开(公告)号：CN109637573A
公开(公告)日：2019-04-16
申请号：CN201811580481.2
申请日：2013-09-10
申请人： 德克萨斯仪器股份有限公司
IPC分类号： G11C16/06 , H03K19/0175
CPC分类号： G11C7/22 , G06F1/3203 , G06F1/3234 , G06F1/3275 , G06F1/3287 , G06F3/0679 , G06F3/0688 , G06F9/4401 , G06F9/4406 , G06F11/1032 , G06F11/1438 , G06F11/1469 , G06F12/0238 , G06F13/00 , G11C14/00 , H03K3/3562 , Y02D10/17 , Y02D10/171 , Y02D50/20
摘要： 本发明提供具有非易失性逻辑阵列备份相关应用的处理装置。一种处理装置(100)，使用多个易失性存储元件(120)操作。多个易失性存储元件(120)的N组的每组的M个易失性存储元件通过使用多路复用器(212)被连接到多个非易失性逻辑元件阵列中的N乘M大小的非易失性逻辑元件阵列(110)。多路复用器(212)连接N组中的一组到N乘M大小的非易失性逻辑元件阵列(110)以一次将来自M个易失性存储元件(120)的数据存储到N乘M大小的非易失性逻辑元件阵列(110)的一行中，或者一次将来自N乘M大小的非易失性逻辑元件阵列(110)的一行的数据写入到M个易失性存储元件(120)。相应的非易失性逻辑控制器(106)控制多路复用器(212)关于易失性存储元件(120)和非易失性存储元件(110)之间的连接的操作。
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公开(公告)号：CN117155379A
公开(公告)日：2023-12-01
申请号：CN202311315067.X
申请日：2017-07-27
申请人： 德克萨斯仪器股份有限公司
摘要： 本申请公开一种非易失性计数器系统(100)，其包括：电源电路(101)，电源电路(101)用于使用来自传感器脉冲信号的电力来生成第一和第二供电电压信号以向第一和第二电源域电路(121、132)供电，包括连接在第一和第二电源域供电节点(122、142)之间的开关(S1)、升压电路(150)和控制电路(144)，控制电路(144)用于在第一供电电压信号在传感器脉冲信号的给定脉冲中上升到阈值电压以上之后，选择性地使开关(S1)将第一和第二电源域电路(121、132)彼此断开连接，并且在调节器输出端在给定脉冲中与第二电源域供电节点(142)断开连接之后，使升压电路(150)对第二供电电压信号进行升压。
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公开(公告)号：CN103971741B
公开(公告)日：2019-10-08
申请号：CN201410085138.6
申请日：2014-01-28
申请人： 德克萨斯仪器股份有限公司
IPC分类号： G11C16/06
摘要： 本发明涉及非易失性位单元阵列中的信号电平转换。一种片上系统(SoC)包括被配置为在较低电源电压上工作的一个或更多个核逻辑块和被配置为在较高电源电压上工作的存储器阵列。存储器中的每个位单元具有串联连接在第一板线和第二板线之间的两个铁电电容器以形成节点Q。响应于较低电源电压通过激活写驱动器以提供数据位电压，从而将数据位电压传输到节点Q。通过激活耦合至所选位单元的节点Q上的感测放大器以使感测放大器感测所述节点Q上的数据位电压，并将节点Q上的数据位电压提高到所述较高电源电压作为响应，从而升高节点Q上的数据位电压。
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公开(公告)号：CN103971742A
公开(公告)日：2014-08-06
申请号：CN201410085363.X
申请日：2014-01-28
申请人： 德克萨斯仪器股份有限公司
摘要： 一种片上系统(SoC)提供被配置为n行乘m列位单元的非易失性存储器阵列。每个位单元被配置以存储数据位。m条位线的每条耦合至m列位单元的相应一列。m个写驱动器的每个耦合至m条位线的相应一条，其中该m个驱动器的每个包括写1电路和写0电路。所述m个驱动器可操作以响应于耦合到写1电路的第一控制信号将全1写入位单元的行中以及响应于耦合到写0电路的第二控制信号将全0写入位单元的行中。
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公开(公告)号：CN103971741A
公开(公告)日：2014-08-06
申请号：CN201410085138.6
申请日：2014-01-28
申请人： 德克萨斯仪器股份有限公司
IPC分类号： G11C16/06
摘要： 本发明涉及非易失性位单元阵列中的信号电平转换。一种片上系统(SoC)包括被配置为在较低电源电压上工作的一个或更多个核逻辑块和被配置为在较高电源电压上工作的存储器阵列。存储器中的每个位单元具有串联连接在第一板线和第二板线之间的两个铁电电容器以形成节点Q。响应于较低电源电压通过激活写驱动器以提供数据位电压，从而将数据位电压传输到节点Q。通过激活耦合至所选位单元的节点Q上的感测放大器以使感测放大器感测所述节点Q上的数据位电压，并将节点Q上的数据位电压提高到所述较高电源电压作为响应，从而升高节点Q上的数据位电压。
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