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公开(公告)号：CN104620192B
公开(公告)日：2018-03-23
申请号：CN201380046961.X
申请日：2013-09-10
申请人： 德克萨斯仪器股份有限公司
IPC分类号： G06F1/26
CPC分类号： G11C7/22 , G06F1/3203 , G06F1/3234 , G06F1/3275 , G06F1/3287 , G06F3/0679 , G06F3/0688 , G06F9/4401 , G06F9/4406 , G06F11/1032 , G06F11/1438 , G06F11/1469 , G06F12/0238 , G06F13/00 , G11C14/00 , H03K3/3562 , Y02D10/17 , Y02D10/171 , Y02D50/20
摘要： 一种计算设备(100)包括与第一功能关联的第一组非易失性逻辑元件阵列(110)和与第二功能关联的第二组非易失性逻辑元件阵列(110)。第一和第二组非易失性逻辑元件阵列(110)是独立可控制的。第一电源域(VDDL)向计算设备(100)的切换逻辑元件(120)供电；第二电源域(VDDN)向逻辑元件(120)供电，该逻辑元件(120)被配置为控制信号，以便将数据存储到非易失性逻辑元件阵列(110)或从非易失性逻辑元件阵列(110)读取数据；以及第三电源域(VDDR)为非易失性逻辑元件阵列(110)供电。不同的电源域基于系统状态独立地加电或断电，以便减少在系统状态恢复期间的多余逻辑切换的电力损失和伴随寄生电力消耗，并减少在计算设备(100)的常规操作期间泄露到备份存储元件的电力。
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公开(公告)号：CN104620243B
公开(公告)日：2018-02-23
申请号：CN201380046974.7
申请日：2013-09-10
申请人： 德克萨斯仪器股份有限公司
IPC分类号： G06F17/50
CPC分类号： G11C7/22 , G06F1/3203 , G06F1/3234 , G06F1/3275 , G06F1/3287 , G06F3/0679 , G06F3/0688 , G06F9/4401 , G06F9/4406 , G06F11/1032 , G06F11/1438 , G06F11/1469 , G06F12/0238 , G06F13/00 , G11C14/00 , H03K3/3562 , Y02D10/17 , Y02D10/171 , Y02D50/20
摘要： 可配置处理设备(100)的设计和操作，以优化机器状态从非易失性存储恢复期间的唤醒时间和峰值功率消耗。处理设备包括多个非易失性逻辑元件阵列(110)，其被配置为存储由处理设备(100)的多个易失性存储元件(120)表示的机器状态。将存储的机器状态从多个非易失性逻辑元件阵列(110)读出到多个易失性存储元件(120)。在制造期间，非易失性逻辑元件阵列(110)中的若干行和每行的若干位基于目标唤醒时间和峰值功率消耗。在另一种方法中，能够以并行方式、顺序方式或其任何组合实现向多个非易失性阵列(110)写入数据或从多个非易失性阵列(110)读取数据，以优化操作特性。
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公开(公告)号：CN104166635B
公开(公告)日：2017-07-07
申请号：CN201310211345.7
申请日：2013-05-31
申请人： 纬创资通股份有限公司
IPC分类号： G06F13/16
CPC分类号： G06F1/3287 , G06F1/3203 , Y02D10/17 , Y02D10/171
摘要： 一种文档分享电路及应用其的计算机。计算机包括计算机主机及文档分享电路。计算机主机包括第一储存装置、第一系统控制芯片、控制单元及电源集成电路。文档分享电路包括第二系统控制芯片及第一总线切换器。当第二系统控制芯片执行一文档分享程序时，电源集成电路供电至第一储存装置、第二系统控制芯片及第一总线切换器。控制单元控制第一总线切换器切换至第一状态，以由第二系统控制芯片存取第一储存装置。当第二系统控制芯片不执行文档分享程序时，控制单元控制第一总线切换器切换至第二状态，以由第一系统控制芯片存取第一储存装置。
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公开(公告)号：CN102473146B
公开(公告)日：2016-01-20
申请号：CN201080029684.8
申请日：2010-12-10
申请人： 英特尔公司
CPC分类号： G06F1/3203 , G06F1/266 , G06F1/324 , G06F1/3287 , G06F1/3296 , Y02D10/126 , Y02D10/17 , Y02D10/171 , Y02D10/172
摘要： 在一些实施例中，本发明提供了一种用于计算平台的更高效的实时平台功率管理架构。可以使用集成稳压器来提供更为直接的功率管理架构，并且在一些实施例中也使用直接功率管理接口（DPMI）来提供更为直接的功率管理架构。诸如硅内稳压器（ISVR）的集成稳压器可以被用来实现更快、响应度更高的功率状态转换。
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公开(公告)号：CN104850209A
公开(公告)日：2015-08-19
申请号：CN201510202019.9
申请日：2010-09-26
申请人： 英特尔公司
CPC分类号： G06F1/324 , G06F1/32 , G06F1/3203 , G06F1/3206 , G06F1/3228 , G06F1/3234 , G06F1/3237 , G06F1/3243 , G06F1/3246 , G06F1/3287 , G06F1/329 , G06F1/3293 , G06F1/3296 , G06F9/5027 , G06F9/5094 , G06F2209/501 , Y02D10/126 , Y02D10/17 , Y02D10/171 , Y02D10/22 , Y02D10/26 , Y02D50/20
摘要： 介绍了用于提高事件处理的性能的装置的实施例。在一个实施例中，该装置包括多个处理元件和任务路由逻辑。如果处理元件中的至少一个处理元件处于涡轮加速模式，那么任务路由逻辑至少基于性能损失的比较来选择用于执行任务的处理元件。
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公开(公告)号：CN104620232A
公开(公告)日：2015-05-13
申请号：CN201380046964.3
申请日：2013-09-10
申请人： 德克萨斯仪器股份有限公司
CPC分类号： G11C7/22 , G06F1/3203 , G06F1/3234 , G06F1/3275 , G06F1/3287 , G06F3/0679 , G06F3/0688 , G06F9/4401 , G06F9/4406 , G06F11/1032 , G06F11/1438 , G06F11/1469 , G06F12/0238 , G06F13/00 , G11C14/00 , H03K3/3562 , Y02D10/17 , Y02D10/171 , Y02D50/20
摘要： 通过控制设备的预启动过程来控制设备的配置。受保护的非易失性逻辑元件阵列存储处理设备的机器状态配置(2102)，该处理设备被配置为将易失性存储元件中的数据备份在多个非易失性逻辑元件阵列中。响应于处理设备进入预启动过程，读取机器状态配置(2104)。处理设备的配置接着被设置为机器状态配置(2106)。能够通过从受保护的非易失性逻辑元件阵列接收指令，以响应于处理设备进入唤醒或恢复模式，指导各个设备功能的数据从非易失性逻辑元件阵列恢复的顺序，来完成设备配置的这种设置。在一种方法中，指令布置配置位，该配置位在唤醒或恢复模式期间指导非易失性逻辑控制器的操作，以控制数据恢复的顺序(2108)。
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公开(公告)号：CN104620217A
公开(公告)日：2015-05-13
申请号：CN201380046962.4
申请日：2013-09-10
申请人： 德克萨斯仪器股份有限公司
CPC分类号： G11C7/22 , G06F1/3203 , G06F1/3234 , G06F1/3275 , G06F1/3287 , G06F3/0679 , G06F3/0688 , G06F9/4401 , G06F9/4406 , G06F11/1032 , G06F11/1438 , G06F11/1469 , G06F12/0238 , G06F13/00 , G11C14/00 , H03K3/3562 , Y02D10/17 , Y02D10/171 , Y02D50/20
摘要： 一种处理设备操纵两个或更多个操作线程。非易失性逻辑控制器(1806)将来自第一程序的第一程序数据存储在第一组非易失性逻辑元件阵列(1812)中并将来自第二程序的第二程序数据存储在第二组非易失性逻辑元件阵列(1814)中。第一程序和第二程序能够对应于不同的执行线程，并且存储能够响应于接收到关于计算设备装置的中断的刺激或响应于计算设备装置的供电质量问题而完成。当设备需要在处理线程之间切换时，响应于接收到关于第一程序或第二程序是否将被计算设备装置执行的刺激，非易失性逻辑控制器(1806)将第一程序数据或第二程序数据从多个逻辑元件阵列(1810)恢复。
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公开(公告)号：CN102213998B
公开(公告)日：2014-03-26
申请号：CN201110124473.9
申请日：2011-04-07
申请人： 苹果公司
CPC分类号： G06F1/26 , G06F1/3203 , G06F1/3234 , G06F1/3237 , G06F1/3287 , Y02D10/126 , Y02D10/128 , Y02D10/17 , Y02D10/171 , Y02D50/20
摘要： 本发明涉及系统中针对处理器休眠和唤醒事件的硬件自动性能状态转换。在一个实施例中，电源管理单元(PMU)可以自动转换(以硬件的方式)系统中一个或多个性能域的性能状态。性能域要转换到目标性能状态可以通过软件被编程写入PMU，并且软件可以发送信号通知PMU系统中的处理器即将进入休眠状态。PMU可以控制性能域到目标性能状态的转换，并且可以促使处理器进入休眠状态。在一个实施例中，在处理器退出休眠状态时，可以使用性能域要转换到的第二组目标性能状态对PMU进行编程。PMU可以控制性能域到第二目标性能状态的转换并促使处理器退出休眠状态。
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公开(公告)号：CN109637573A
公开(公告)日：2019-04-16
申请号：CN201811580481.2
申请日：2013-09-10
申请人： 德克萨斯仪器股份有限公司
IPC分类号： G11C16/06 , H03K19/0175
CPC分类号： G11C7/22 , G06F1/3203 , G06F1/3234 , G06F1/3275 , G06F1/3287 , G06F3/0679 , G06F3/0688 , G06F9/4401 , G06F9/4406 , G06F11/1032 , G06F11/1438 , G06F11/1469 , G06F12/0238 , G06F13/00 , G11C14/00 , H03K3/3562 , Y02D10/17 , Y02D10/171 , Y02D50/20
摘要： 本发明提供具有非易失性逻辑阵列备份相关应用的处理装置。一种处理装置(100)，使用多个易失性存储元件(120)操作。多个易失性存储元件(120)的N组的每组的M个易失性存储元件通过使用多路复用器(212)被连接到多个非易失性逻辑元件阵列中的N乘M大小的非易失性逻辑元件阵列(110)。多路复用器(212)连接N组中的一组到N乘M大小的非易失性逻辑元件阵列(110)以一次将来自M个易失性存储元件(120)的数据存储到N乘M大小的非易失性逻辑元件阵列(110)的一行中，或者一次将来自N乘M大小的非易失性逻辑元件阵列(110)的一行的数据写入到M个易失性存储元件(120)。相应的非易失性逻辑控制器(106)控制多路复用器(212)关于易失性存储元件(120)和非易失性存储元件(110)之间的连接的操作。
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公开(公告)号：CN104850209B
公开(公告)日：2018-03-13
申请号：CN201510202019.9
申请日：2010-09-26
申请人： 英特尔公司
CPC分类号： G06F1/324 , G06F1/32 , G06F1/3203 , G06F1/3206 , G06F1/3228 , G06F1/3234 , G06F1/3237 , G06F1/3243 , G06F1/3246 , G06F1/3287 , G06F1/329 , G06F1/3293 , G06F1/3296 , G06F9/5027 , G06F9/5094 , G06F2209/501 , Y02D10/126 , Y02D10/17 , Y02D10/171 , Y02D10/22 , Y02D10/26 , Y02D50/20
摘要： 介绍了用于提高事件处理的性能的装置的实施例。在一个实施例中，该装置包括多个处理元件和任务路由逻辑。如果处理元件中的至少一个处理元件处于涡轮加速模式，那么任务路由逻辑至少基于性能损失的比较来选择用于执行任务的处理元件。
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