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公开(公告)号：CN118448386A
公开(公告)日：2024-08-06
申请号：CN202410525923.2
申请日：2019-12-26
Applicant: 旭化成株式会社
IPC: H01L23/498 , H01L21/48
Abstract: 本发明的目的在于提供再布线层中的层间绝缘膜与封装材料的密合性优异且电特性优异的半导体装置及其制造方法。本发明的半导体装置(1)的特征在于，具备半导体芯片(2)、覆盖半导体芯片的封装材料(3)、以及在俯视时面积大于前述半导体芯片的再布线层(4)，再布线层的层间绝缘膜(6)在空气气氛下、以10℃/分钟温至700℃后的失重率为5～95重量％。根据本发明，能够提供再布线层中的层间绝缘膜与封装材料的密合性优异且电特性优异的半导体装置及其制造方法。
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公开(公告)号：CN111384021A
公开(公告)日：2020-07-07
申请号：CN201911367935.2
申请日：2019-12-26
Applicant: 旭化成株式会社
IPC: H01L23/498 , H01L21/48
Abstract: 本发明的目的在于提供再布线层中的层间绝缘膜与封装材料的密合性优异且电特性优异的半导体装置及其制造方法。本发明的半导体装置(1)的特征在于，具备半导体芯片(2)、覆盖半导体芯片的封装材料(3)、以及在俯视时面积大于前述半导体芯片的再布线层(4)，再布线层的层间绝缘膜(6)在空气气氛下、以10℃/分钟温至700℃后的失重率为5～95重量％。根据本发明，能够提供再布线层中的层间绝缘膜与封装材料的密合性优异且电特性优异的半导体装置及其制造方法。
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公开(公告)号：CN118448385A
公开(公告)日：2024-08-06
申请号：CN202410525922.8
申请日：2019-12-26
Applicant: 旭化成株式会社
IPC: H01L23/498 , H01L21/48
Abstract: 本发明的目的在于提供再布线层中的层间绝缘膜与封装材料的密合性优异且电特性优异的半导体装置及其制造方法。本发明的半导体装置(1)的特征在于，具备半导体芯片(2)、覆盖半导体芯片的封装材料(3)、以及在俯视时面积大于前述半导体芯片的再布线层(4)，再布线层的层间绝缘膜(6)在空气气氛下、以10℃/分钟温至700℃后的失重率为5～95重量％。根据本发明，能够提供再布线层中的层间绝缘膜与封装材料的密合性优异且电特性优异的半导体装置及其制造方法。
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公开(公告)号：CN111384021B
公开(公告)日：2024-04-16
申请号：CN201911367935.2
申请日：2019-12-26
Applicant: 旭化成株式会社
IPC: H01L23/498 , H01L21/48
Abstract: 本发明的目的在于提供再布线层中的层间绝缘膜与封装材料的密合性优异且电特性优异的半导体装置及其制造方法。本发明的半导体装置(1)的特征在于，具备半导体芯片(2)、覆盖半导体芯片的封装材料(3)、以及在俯视时面积大于前述半导体芯片的再布线层(4)，再布线层的层间绝缘膜(6)在空气气氛下、以10℃/分钟温至700℃后的失重率为5～95重量％。根据本发明，能够提供再布线层中的层间绝缘膜与封装材料的密合性优异且电特性优异的半导体装置及其制造方法。
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公开(公告)号：CN205406494U
公开(公告)日：2016-07-27
申请号：CN201490000650.X
申请日：2014-05-07
Applicant: 旭化成株式会社
Inventor： 坂田勇男
IPC: H01L21/3065 , H01L21/027 , H01L33/22
CPC classification number: H01L33/22
Abstract: 一种被蚀刻加工材料(1)，在基材(11)上具备有：具有图案宽度2μm以下、纵横比0.1～5.0的图案的掩模层(12)。此外，被放置在蚀刻加工时使用的承载构件(2)上时的整体热阻值在6.79×10?3(m2·K/W)以下。在这里，整体热阻值指的是，承载构件(2)中被蚀刻加工材料(1)的放置区域(X)内的承载构件(2)的热阻值及基材(11)的热阻值、以及当承载构件(2)上存在被蚀刻加工材料(1)以外的其他构件时其他构件的热阻值之和，各热阻值为各构件的厚度除以构成各构件的材料的热导率λ所得的值。通过隔着掩模层(12)蚀刻被蚀刻加工材料(1)，在基材(11)上形成期望的微细凹凸结构。
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