公开(公告)号：CN113451388B

公开(公告)日：2024-10-29

申请号：CN202010613778.5

申请日：2020-06-30

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 河村圭子 ,  末代知子 ,  岩鍜治阳子 ,  布施香织

IPC分类号： H01L29/06 ,  H01L21/8234

摘要： 实施方式提供可靠性高的半导体装置。在实施方式的半导体装置中，设定有单元部及包围所述单元部的终端部。所述半导体装置具备第一电极、第一导电型的第一半导体层、第二导电型的第二半导体层及绝缘层。所述第一半导体层形成于所述第一电极之上。所述第二半导体层设置于所述第一半导体层的上部，沿着上下方向的杂质浓度分布具有多个峰值。所述绝缘层设置于所述第二半导体层之上。

公开(公告)号：CN113497033B

公开(公告)日：2024-09-27

申请号：CN202010666280.5

申请日：2020-07-10

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 系数裕子 ,  末代知子 ,  岩鍜治阳子 ,  罇贵子

IPC分类号： H01L27/06 ,  H01L29/06

摘要： 实施方式提供一种能够降低恢复损耗的半导体装置及其控制方法。实施方式的半导体装置具备半导体部、设于所述半导体部的背面上的第一电极、设于所述半导体部的表面上的第二电极、以及设于所述半导体部与所述第二电极之间控制电极。所述控制电极配置在设于所述半导体部的沟槽的内部，通过第一绝缘膜与所述半导体部电绝缘。所述半导体部包括第一导电型的第一层、第二导电型的第二层、以及第二导电型的第三层。所述第一层在所述第一电极与所述第二电极之间延伸。所述第二层设于所述第一层与所述第二电极之间，并与所述第二电极连接。所述第三层设于所述第一层与所述第二电极之间，并与所述第二层及所述第一绝缘膜相接。

公开(公告)号：CN111725310B

公开(公告)日：2024-07-09

申请号：CN202010021823.8

申请日：2020-01-09

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 岩鍜治阳子 ,  末代知子 ,  诹访刚史

IPC分类号： H01L29/739 ,  H01L29/423 ,  H01L29/06 ,  H01L27/06

摘要： 本发明涉及半导体装置及半导体电路。实施方式的半导体装置具备半导体层，该半导体层具有第1面及第2面，从第1面侧向第2面侧依次具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、与第2半导体区域相比第2导电型杂质浓度较高的第2导电型的第3半导体区域、第1导电型的第4半导体区域及第2导电型的第5半导体区域，并具有第1面侧的第1沟槽及第2沟槽，半导体装置具备第1沟槽的第1栅极电极、与第5半导体区域相接的第1栅极绝缘膜、第2沟槽之中的第2栅极电极、第2栅极绝缘膜、第1面侧的第1电极、第2面的第2电极、与第1栅极电极电连接的第1栅极电极焊盘及与第2栅极电极电连接的第2栅极电极焊盘。

公开(公告)号：CN112542513B

公开(公告)日：2024-05-31

申请号：CN202010050387.7

申请日：2020-01-17

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 末代知子 ,  岩鍜治阳子

IPC分类号： H01L29/739 ,  H01L27/07 ,  H01L29/06

摘要： 实施方式提供具有IGBT和二极管并能够缩小芯片尺寸的半导体装置及半导体电路。半导体装置具备：半导体层，具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、第1导电型的第6半导体区域、第1沟槽和第2沟槽；第1沟槽中的第1栅极电极；第2沟槽中的第2栅极电极；第1面侧的第1电极；第2面侧的第2电极；与第1栅极电极连接的第1电极焊盘；与第2栅极电极连接的第2电极焊盘，该半导体装置具有包含第1半导体区域的第1区域、包含第2半导体区域的第2区域及设置于第1区域与第2区域之间且与第1区域相比第2沟槽的密度更高的第3区域。

公开(公告)号：CN112447824B

公开(公告)日：2024-05-28

申请号：CN202010074523.6

申请日：2020-01-22

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 河村圭子 ,  末代知子 ,  岩鍜治阳子

IPC分类号： H01L29/06 ,  H01L29/423 ,  H01L29/739

摘要： 实施方式提供能够降低开关损耗的半导体装置及半导体模块。实施方式的半导体装置具有第1电极；第2电极；第1导电型的第1半导体层；第2导电型的第2半导体层；第1导电型的第3半导体层；第2导电型的第4半导体层；第1导电型的第5半导体层；多个第1绝缘膜，在从上述第1电极朝向上述第2电极的第1方向上延伸，在与上述第1方向相交的第2方向上相邻；第3电极，设置于上述第1绝缘膜之中；第2绝缘膜，从与上述第1电极接触的位置起在第1方向上延伸，在上述第2方向上互相间隔第1宽度地被设置多个，从上述第1电极侧的端部到上述第2电极侧的端部为止的高度为大于上述第1宽度的第1高度；第4电极，设置于上述第2绝缘膜之中。

公开(公告)号：CN110931553B

公开(公告)日：2024-01-02

申请号：CN201910011106.4

申请日：2019-01-07

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 岩鍜治阳子 ,  末代知子 ,  诹访刚史

IPC分类号： H01L29/739 ,  H01L29/06

摘要： 实施方式的半导体装置具备：半导体层，具有第1面及与第1面对置的第2面；发射极电极，设置在第1面侧；集电极电极，设置在第2面侧；第1栅极电极，设置在第1面侧；第2栅极电极，设置在第2面侧；第1导电型的漂移区域；第2导电型的集电极区域，设置在漂移区域与第2面之间，一部分与第2栅极电极对置，一部分与集电极电极接触；以及第1导电型的区域，设置在集电极区域与第2面之间，一部分与第2栅极电极对置，一部分与集电极电极接触；集电极电极具有第1有效栅极距离及与第1有效栅极距离不同的第2有效栅极距离。

公开(公告)号：CN116825832A

公开(公告)日：2023-09-29

申请号：CN202210804669.0

申请日：2022-07-08

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 末代知子 ,  岩鍜治阳子 ,  下条亮平

IPC分类号： H01L29/739 ,  H01L29/423

摘要： 实施方式提供半导体装置以及半导体电路，其包含具有IGBT和二极管的RC‑IGBT，能够减少导通损失。实施方式的半导体装置具备：晶体管区域，其包含第一沟槽、设于第一沟槽之中的第一栅极电极、第二沟槽、设于第二沟槽之中的第二栅极电极、第三沟槽和设于第三沟槽之中的第三栅极电极；二极管区域，其包含第五沟槽和设于第五沟槽之中的导电层；边界区域，其包含第四沟槽和设于第四沟槽之中的第四栅极电极，设于晶体管区域与二极管区域之间；第一电极焊盘，其与第一栅极电极电连接；第二电极焊盘，其与第二栅极电极电连接；以及第三电极焊盘，其与第三栅极电极以及第四栅极电极电连接。

公开(公告)号：CN116682852A

公开(公告)日：2023-09-01

申请号：CN202210729322.4

申请日：2022-06-24

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 下条亮平 ,  末代知子 ,  岩鍜治阳子

IPC分类号： H01L29/739 ,  H01L29/423

摘要： 实施方式提供可降低导通损失及关断损失的半导体装置，具备：第一及第二电极；半导体部，设置在第一电极与第二电极间，具有第一至第四半导体层；第一至第三栅极电极，设置在半导体部与第一电极间，与第一至第三半导体层相对，相互电分离；第一至第三绝缘膜，分别设置在第一至第三栅极电极与半导体部间；第二半导体层设置在第一半导体层与第三半导体层间，第三半导体层设置在第二半导体层与第一电极间，第四半导体层设置在第一半导体层与第二电极间，设第一栅极电极与第三半导体层隔着第一绝缘膜相对的面积为S1、第二栅极电极与第三半导体层隔着第二绝缘膜相对的面积为S2、第三栅极电极与第三半导体层隔着第三绝缘膜相对的面积设为S3时，S1≤S2

公开(公告)号：CN115084251A

公开(公告)日：2022-09-20

申请号：CN202110835931.3

申请日：2021-07-23

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 末代知子 ,  岩鍜治阳子 ,  系数裕子

IPC分类号： H01L29/739 ,  H01L29/06 ,  H01L21/331

摘要： 提供恢复损失降低、安全动作区域扩大的半导体装置及半导体电路。半导体装置具备：半导体层，包含第一沟槽、第二沟槽、第一导电型的第一半导体区域、第一面与第一半导体区域之间的、第一沟槽与第二沟槽之间的、与第二沟槽接触的第二导电型的第二半导体区域、设置于第一沟槽与第二半导体区域之间的第一导电型的第三半导体区域、第三半导体区域与第一面之间的第二导电型杂质浓度比第二半导体区域高的第二导电型的第四半导体区域、及设置于第二半导体区域与第一面之间、与第四半导体区域分离、与第二沟槽接触、第二导电型杂质浓度比第二半导体区域高的第二导电型的第五半导体区域；半导体层的第一面侧的第一电极；及半导体层的第二面侧的第二电极。

公开(公告)号：CN113497133A

公开(公告)日：2021-10-12

申请号：CN202010613781.7

申请日：2020-06-30

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 末代知子 ,  岩鍜治阳子

IPC分类号： H01L29/739 ,  H01L29/423

摘要： 本发明提供一种能够减少损失的半导体装置以及半导体电路。实施方式的半导体装置具备：半导体层，具有第一面与第二面，并且包括：第一面侧的第一沟槽；第二面侧的第二沟槽；第一导电型的第一半导体区域；第一半导体区域与第一面之间的第二导电型的第二半导体区域；第二半导体区域与第一面之间的第一导电型的第三半导体区域；第三半导体区域与第一面之间的第二导电型的第四半导体区域；以及第一导电型的第五半导体区域，设于第二沟槽与第三半导体区域之间，与第三半导体区域及第一半导体区域分离，并与第二沟槽相接；第一沟槽的中的第一栅极电极；第二沟槽的中的第二栅极电极；半导体层的第一面侧的第一电极；以及半导体层的第二面的第二电极。