公开(公告)号：CN101521213B

公开(公告)日：2012-07-18

申请号：CN200910130270.3

申请日：2007-03-09

Applicant: 株式会社日立制作所

Inventor： 渡边笃雄 ,  本田光利 ,  石塚典男 ,  伊藤昌弘 ,  田畑利仁 ,  栗田信一 ,  神冈秀和

IPC: H01L27/12 ,  H01L21/762 ,  H01L21/31

CPC classification number: H01L21/76264

Abstract: 本发明的半导体集成电路装置具备：在元件形成区域下具有第一绝缘膜的基板、在元件区域所形成的硅的沟槽、第二绝缘膜和第三绝缘膜，通过使第三绝缘膜的膜厚除以第一绝缘膜的膜厚得到之值处于规定范围，可对氧化绝缘膜施加均等的电压。另外，本发明的电介质分离型半导体装置具备元件分离区域。该元件分离区域具有到达SOI基板的绝缘膜的深槽，通过填充n型高杂质浓度层、第二绝缘膜和多晶半导体层来构成该深槽。从而，本发明提供一种对在SOI基板的沟槽内的两端所形成的侧面氧化膜施加均等的电压的结构的集成电路装置、和能够防止作为绝缘层的氧化膜的氧化应力所引起的移位并且实现细微且较深的元件分离区域的高可靠性的电介质分离性半导体装置及其制造方法。

公开(公告)号：CN101521213A

公开(公告)日：2009-09-02

申请号：CN200910130270.3

申请日：2007-03-09

Applicant: 株式会社日立制作所

Inventor： 渡边笃雄 ,  本田光利 ,  石塚典男 ,  伊藤昌弘 ,  田畑利仁 ,  栗田信一 ,  神冈秀和

IPC: H01L27/12 ,  H01L21/762 ,  H01L21/31

CPC classification number: H01L21/76264

Abstract: 本发明的半导体集成电路装置具备：在元件形成区域下具有第一绝缘膜的基板、在元件区域所形成的硅的沟槽、第二绝缘膜和第三绝缘膜，通过使第三绝缘膜的膜厚除以第一绝缘膜的膜厚得到之值处于规定范围，可对氧化绝缘膜施加均等的电压。另外，本发明的电介质分离型半导体装置具备元件分离区域。该元件分离区域具有到达SOI基板的绝缘膜的深槽，通过填充n型高杂质浓度层、第二绝缘膜和多晶半导体层来构成该深槽。从而，本发明提供一种对在SOI基板的沟槽内的两端所形成的侧面氧化膜施加均等的电压的结构的集成电路装置、和能够防止作为绝缘层的氧化膜的氧化应力所引起的移位并且实现细微且较深的元件分离区域的高可靠性的电介质分离性半导体装置及其制造方法。

公开(公告)号：CN101034709A

公开(公告)日：2007-09-12

申请号：CN200710086247.X

申请日：2007-03-09

Applicant: 株式会社日立制作所

Inventor： 渡边笃雄 ,  本田光利 ,  石塚典男 ,  伊藤昌弘 ,  田畑利仁 ,  栗田信一 ,  神冈秀和

IPC: H01L27/12 ,  H01L21/84 ,  H01L21/762

CPC classification number: H01L21/76264

Abstract: 本发明的半导体集成电路装置具备：在元件形成区域下具有第一绝缘膜的基板、在元件区域所形成的硅的沟槽、第二绝缘膜和第三绝缘膜，通过使第三绝缘膜的膜厚除以第一绝缘膜的膜厚得到之值处于规定范围，可对氧化绝缘膜施加均等的电压。另外，本发明的电介质分离型半导体装置具备元件分离区域。该元件分离区域具有到达SOI基板的绝缘膜的深槽，通过填充n型高杂质浓度层、第二绝缘膜和多晶半导体层来构成该深槽。从而，本发明提供一种对在SOI基板的沟槽内的两端所形成的侧面氧化膜施加均等的电压的结构的集成电路装置、和能够防止作为绝缘层的氧化膜的氧化应力所引起的移位并且实现细微且较深的元件分离区域的高可靠性的电介质分离性半导体装置及其制造方法。

公开(公告)号：CN101034709B

公开(公告)日：2010-12-01

申请号：CN200710086247.X

申请日：2007-03-09

Applicant: 株式会社日立制作所

Inventor： 渡边笃雄 ,  本田光利 ,  石塚典男 ,  伊藤昌弘 ,  田畑利仁 ,  栗田信一 ,  神冈秀和

IPC: H01L27/12 ,  H01L21/84 ,  H01L21/762

CPC classification number: H01L21/76264

Abstract: 本发明的半导体集成电路装置具备：在元件形成区域下具有第一绝缘膜的基板、在元件区域所形成的硅的沟槽、第二绝缘膜和第三绝缘膜，通过使第三绝缘膜的膜厚除以第一绝缘膜的膜厚得到之值处于规定范围，可对氧化绝缘膜施加均等的电压。另外，本发明的电介质分离型半导体装置具备元件分离区域。该元件分离区域具有到达SOI基板的绝缘膜的深槽，通过填充n型高杂质浓度层、第二绝缘膜和多晶半导体层来构成该深槽。从而，本发明提供一种对在SOI基板的沟槽内的两端所形成的侧面氧化膜施加均等的电压的结构的集成电路装置、和能够防止作为绝缘层的氧化膜的氧化应力所引起的移位并且实现细微且较深的元件分离区域的高可靠性的电介质分离型半导体装置及其制造方法。

公开(公告)号：CN100511689C

公开(公告)日：2009-07-08

申请号：CN200610110697.3

申请日：2006-08-08

Applicant: 株式会社日立制作所 ,  日立原町电子工业株式会社

Inventor： 伊藤昌弘 ,  栗田信一 ,  田畑利仁

IPC: H01L27/12 ,  H01L21/76 ,  H01L21/84

Abstract: 本发明提供一种形成元件的基片的弯曲量较小，且具有可靠性较高的介质隔离结构的半导体器件。本发明的半导体器件，具有形成于硅绝缘体(SOI-Silicon on Insulator)基片的主表面上的一个以上的闭合回路图形的沟道，多晶硅膜被包覆该沟道侧壁部的绝缘膜夹持，在沟道的开口部，绝缘膜和多晶硅膜露出于同一平面上。利用该沟道，将形成于SOI基片上的多个半导体元件进行介质隔离。

公开(公告)号：CN1941386A

公开(公告)日：2007-04-04

申请号：CN200610110697.3

申请日：2006-08-08

Applicant: 株式会社日立制作所 ,  日立原町电子工业株式会社

Inventor： 伊藤昌弘 ,  栗田信一 ,  田畑利仁

IPC: H01L27/12 ,  H01L21/76 ,  H01L21/84

Abstract: 本发明提供一种形成元件的基片的弯曲量较小，且具有可靠性较高的介质隔离结构的半导体器件。本发明的半导体器件，具有形成于硅绝缘体(SOI－Silicon on Insulator)基片的主表面上的一个以上的闭合回路图形的沟道，多晶硅膜被包覆该沟道侧壁部的绝缘膜夹持，在沟道的开口部，绝缘膜和多晶硅膜露出于同一平面上。利用该沟道，将形成于SOI基片上的多个半导体元件进行介质隔离。