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公开(公告)号：CN101521213B
公开(公告)日：2012-07-18
申请号：CN200910130270.3
申请日：2007-03-09
Applicant: 株式会社日立制作所
IPC: H01L27/12 , H01L21/762 , H01L21/31
CPC classification number: H01L21/76264
Abstract: 本发明的半导体集成电路装置具备：在元件形成区域下具有第一绝缘膜的基板、在元件区域所形成的硅的沟槽、第二绝缘膜和第三绝缘膜，通过使第三绝缘膜的膜厚除以第一绝缘膜的膜厚得到之值处于规定范围，可对氧化绝缘膜施加均等的电压。另外，本发明的电介质分离型半导体装置具备元件分离区域。该元件分离区域具有到达SOI基板的绝缘膜的深槽，通过填充n型高杂质浓度层、第二绝缘膜和多晶半导体层来构成该深槽。从而，本发明提供一种对在SOI基板的沟槽内的两端所形成的侧面氧化膜施加均等的电压的结构的集成电路装置、和能够防止作为绝缘层的氧化膜的氧化应力所引起的移位并且实现细微且较深的元件分离区域的高可靠性的电介质分离性半导体装置及其制造方法。
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公开(公告)号：CN101034709B
公开(公告)日：2010-12-01
申请号：CN200710086247.X
申请日：2007-03-09
Applicant: 株式会社日立制作所
IPC: H01L27/12 , H01L21/84 , H01L21/762
CPC classification number: H01L21/76264
Abstract: 本发明的半导体集成电路装置具备：在元件形成区域下具有第一绝缘膜的基板、在元件区域所形成的硅的沟槽、第二绝缘膜和第三绝缘膜，通过使第三绝缘膜的膜厚除以第一绝缘膜的膜厚得到之值处于规定范围，可对氧化绝缘膜施加均等的电压。另外，本发明的电介质分离型半导体装置具备元件分离区域。该元件分离区域具有到达SOI基板的绝缘膜的深槽，通过填充n型高杂质浓度层、第二绝缘膜和多晶半导体层来构成该深槽。从而，本发明提供一种对在SOI基板的沟槽内的两端所形成的侧面氧化膜施加均等的电压的结构的集成电路装置、和能够防止作为绝缘层的氧化膜的氧化应力所引起的移位并且实现细微且较深的元件分离区域的高可靠性的电介质分离型半导体装置及其制造方法。
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公开(公告)号：CN101521213A
公开(公告)日：2009-09-02
申请号：CN200910130270.3
申请日：2007-03-09
Applicant: 株式会社日立制作所
IPC: H01L27/12 , H01L21/762 , H01L21/31
CPC classification number: H01L21/76264
Abstract: 本发明的半导体集成电路装置具备：在元件形成区域下具有第一绝缘膜的基板、在元件区域所形成的硅的沟槽、第二绝缘膜和第三绝缘膜，通过使第三绝缘膜的膜厚除以第一绝缘膜的膜厚得到之值处于规定范围，可对氧化绝缘膜施加均等的电压。另外，本发明的电介质分离型半导体装置具备元件分离区域。该元件分离区域具有到达SOI基板的绝缘膜的深槽，通过填充n型高杂质浓度层、第二绝缘膜和多晶半导体层来构成该深槽。从而，本发明提供一种对在SOI基板的沟槽内的两端所形成的侧面氧化膜施加均等的电压的结构的集成电路装置、和能够防止作为绝缘层的氧化膜的氧化应力所引起的移位并且实现细微且较深的元件分离区域的高可靠性的电介质分离性半导体装置及其制造方法。
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公开(公告)号：CN101034709A
公开(公告)日：2007-09-12
申请号：CN200710086247.X
申请日：2007-03-09
Applicant: 株式会社日立制作所
IPC: H01L27/12 , H01L21/84 , H01L21/762
CPC classification number: H01L21/76264
Abstract: 本发明的半导体集成电路装置具备：在元件形成区域下具有第一绝缘膜的基板、在元件区域所形成的硅的沟槽、第二绝缘膜和第三绝缘膜，通过使第三绝缘膜的膜厚除以第一绝缘膜的膜厚得到之值处于规定范围，可对氧化绝缘膜施加均等的电压。另外，本发明的电介质分离型半导体装置具备元件分离区域。该元件分离区域具有到达SOI基板的绝缘膜的深槽，通过填充n型高杂质浓度层、第二绝缘膜和多晶半导体层来构成该深槽。从而，本发明提供一种对在SOI基板的沟槽内的两端所形成的侧面氧化膜施加均等的电压的结构的集成电路装置、和能够防止作为绝缘层的氧化膜的氧化应力所引起的移位并且实现细微且较深的元件分离区域的高可靠性的电介质分离性半导体装置及其制造方法。
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