公开(公告)号：CN1906700A

公开(公告)日：2007-01-31

申请号：CN200480040896.0

申请日：2004-12-02

申请人： 桑迪士克3D公司

发明人： 陈恩星 ,  安德鲁·J·沃克 ,  罗伊·E·朔伊尔莱因 ,  苏切塔·纳拉姆莫图 ,  阿尔佩尔·伊尔克巴哈尔 ,  卢卡·G·法索利 ,  詹姆斯·M·克里夫斯

IPC分类号： G11C16/04

CPC分类号： G11C16/0483 ,  G11C8/08 ,  G11C16/08 ,  G11C16/3418 ,  G11C16/3427

摘要： 本发明揭示一种实例性的NAND串存储阵列，其可实现对半选存储单元沟道的容性升压以减轻所述半选单元的编程扰动影响。为减轻泄漏电流使所述升高的电平降低的影响，对于未选定NAND串的及所选定的NAND串二者而言，每一NAND串的一端或两端处的多个串联选择装置均使经过这些选择装置的泄漏降低。一实例性存储阵列包括由具有一电荷存储介电层的存储单元晶体管构成的串联连接的NAND串，并包括形成于一衬底上的多于一个存储单元平面。