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公开(公告)号：CN102405499B
公开(公告)日：2015-09-09
申请号：CN200980158609.9
申请日：2009-09-29
申请人： 桑迪士克3D公司
CPC分类号： G11C8/12 , G11C13/0064 , G11C13/0069 , G11C2013/0066
摘要： 一种包括三维存储器阵列的存储系统，其具有多层组合成块的非易失性存储元件。每个块包括用于有选择地将第一类型阵列线(例如比特线)子集与相应的局部数据线耦合的第一选择电路子集。每个块包括用于有选择地将连接到控制电路的相应局部数据线的子集与全局数据线耦合的第二选择电路子集。为了增加存储器操作的性能，第二选择电路能够彼此独立地改变其选择。例如，对多组非易失性存储元件中每一组的第一非易失性存储元件并发执行存储器操作。独立地检测关于每一组所述第一非易失性存储单元的存储器操作的完成。在独立检测到关于每一组的第一非易失性存储单元的存储器操作完成后，关于相应组独立地进行对每一组第二非易失性存储元件的存储器操作。
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公开(公告)号：CN102150267B
公开(公告)日：2014-03-12
申请号：CN200980135327.7
申请日：2009-09-03
申请人： 桑迪士克3D公司
发明人： R·E·舒尔雷恩
IPC分类号： H01L27/02 , H01L27/06 , H01L27/10 , H01L21/822
CPC分类号： H01L21/283 , H01L21/8221 , H01L27/0207 , H01L27/0688 , H01L27/10
摘要： 提供了一种使用数量少于器件层数量的位线掩模来制造三维存储器的结构和方法。第一位线掩模用来在第一器件级中形成第一位线层。第一位线层包含第一位线。第一位线掩模也用来在第二器件级中形成第二位线层。第二位线层包含第二位线。尽管采用同一掩模图案，但第一位线和第二位线具有到位线连接级的不同电气连接。
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公开(公告)号：CN102089880B
公开(公告)日：2013-08-07
申请号：CN200980127111.6
申请日：2009-07-02
申请人： 桑迪士克3D公司
IPC分类号： H01L27/10 , H01L27/102 , H01L21/768
CPC分类号： H01L27/1021 , H01L21/7688 , H01L27/101
摘要： 本发明公开一种半导体器件的制造方法，包括：形成被绝缘层(108)包围的立柱形状的半导体器件，使得绝缘层中的接触孔(111)露出半导体器件的上表面。该方法还包括在绝缘层(108)的上方形成荫罩层(302)，使得荫罩层(302)的一部分伸出在接触孔(111)的一部分上方，形成传导层使得传导层的第一部分(304)设置在在接触孔中露出的半导体器件的上表面上并且传导层的第二部分(306)设置在荫罩层上方，以及去除荫罩层(302)和传导层的第二部分(306)。
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公开(公告)号：CN101506896B
公开(公告)日：2013-05-08
申请号：CN200780031655.3
申请日：2007-07-31
申请人： 桑迪士克3D公司
发明人： 罗伊·E·朔伊尔莱因 , 卢卡·G·法索利 , 克里斯托弗·J·佩蒂
CPC分类号： G11C17/18 , G11C5/063 , G11C7/1048 , G11C7/12 , G11C7/18 , G11C8/08 , G11C8/10 , G11C8/12 , G11C8/14
摘要： 本发明描述用于对可编程且可重写的无源元件存储器单元的示范性存储器阵列(374、375)进行解码的电路和方法(370)，所述电路和方法尤其对具有一个以上存储器平面的极为密集的三维存储器阵列有用。另外，本发明描述用于选择此存储器阵列的一个或一个以上阵列区块(374、375)、用于选择选定阵列区块(374、375)内的一个或一个以上字线(377)和位线、用于向选定阵列区块内的选定存储器单元传递数据信息和从其传递数据信息以及用于向未选定阵列区块传递未选定偏置条件的电路和方法(370)。
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公开(公告)号：CN102077346B
公开(公告)日：2013-05-01
申请号：CN200980125068.X
申请日：2009-06-25
申请人： 桑迪士克3D公司
IPC分类号： H01L27/10 , H01L27/102 , H01L27/24 , H01L21/033
CPC分类号： H01L27/1021 , H01L27/101 , H01L27/2409 , H01L27/2463 , H01L45/04 , H01L45/06 , H01L45/085 , H01L45/14 , H01L45/146 , H01L45/147 , H01L45/149 , H01L45/16
摘要： 一种制作半导体器件的方法，其包括在下层之上形成第一光刻胶层，将第一光刻胶层图案化为第一光刻胶图案，其中第一光刻胶图案包括位于下层之上的多个间隔开的第一光刻胶特征，以及使用第一光刻胶图案作为掩模蚀刻下层以形成多个第一间隔开的特征。该方法还包括移除第一光刻胶图案，在多个第一间隔开的特征之上形成第二光刻胶层，并且将第二光刻胶层图案化为第二光刻胶图案，其中第二光刻胶图案包括覆盖多个第一间隔开的特征的边缘部分的多个第二光刻胶特征。该方法还包括使用第二光刻胶图案作为掩模蚀刻多个第一间隔开的特征的暴露部分，从而多个第一间隔开的特征的多个间隔开的边缘部分保持不变，并且该方法还包括移除第二光刻胶图案。
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公开(公告)号：CN101999170B
公开(公告)日：2013-01-16
申请号：CN200980112695.X
申请日：2009-04-01
申请人： 桑迪士克3D公司
发明人： R·E·朔伊尔莱因
CPC分类号： H01L45/04 , H01L27/2409 , H01L27/2418 , H01L27/2463 , H01L45/06 , H01L45/085 , H01L45/124 , H01L45/145 , H01L45/146 , H01L45/147 , H01L45/149 , H01L45/1608 , H01L45/1616 , H01L45/1625 , H01L45/1691
摘要： 一种制备存储器器件的方法，包括形成第一导电电极(28)，在该第一导电电极上形成绝缘结构(13)，在该绝缘结构的侧壁上形成电阻率切换元件(14)，在该电阻率切换元件上形成第二导电电极(26)，以及在该第一导电电极和该第二导电电极之间形成与该电阻率切换元件串联的导向元件(22)，其中该电阻率切换元件在从第一导电电极到第二导电电极的第一方向上的高度大于该电阻率切换元件在与第一方向垂直的第二方向上的厚度。
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公开(公告)号：CN102640289A
公开(公告)日：2012-08-15
申请号：CN201080041550.8
申请日：2010-09-07
申请人： 桑迪士克3D公司
发明人： 阿伯吉特·班德亚帕德耶 , 侯坤 , 斯蒂文·麦克斯韦
IPC分类号： H01L29/165 , H01L29/45 , H01L29/868
CPC分类号： H01L29/868 , H01L27/2409 , H01L27/2481 , H01L29/165 , H01L29/452 , H01L29/456 , H01L45/04 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/146
摘要： 本发明描述了半导体PIN二极管及其形成方法。在一方面，在被掺杂成具有一种传导率(p+或n+)的区和到PIN二极管的电触头之间形成SiGe区。该SiGe区可用于减小接触电阻，其可增加正向偏置电流。掺杂区在SiGe区下方延伸，使其处于SiGe区和二极管的本征区之间。PIN二极管可由硅形成。在SiGe区下方的掺杂区可用于防止由于增加的SiGe区而引起反向偏置电流增加。在一个实施例中，形成SiGe区，使得在存储器阵列中的向上指向的PIN二极管的正向偏置电流与向下指向的PIN二极管的正向偏置电流充分匹配，这可当这些二极管与三维存储器阵列中的R/W材料一起使用时实现更好的切换结果。
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公开(公告)号：CN101681884B
公开(公告)日：2012-07-18
申请号：CN200880017752.1
申请日：2008-03-26
申请人： 桑迪士克3D公司
IPC分类号： H01L21/8246 , H01L21/8247 , H01L27/115 , H01L21/336 , H01L29/792 , H01L29/788
CPC分类号： H01L27/115 , G11C16/0483 , H01L27/11556 , H01L27/11568 , H01L29/66825 , H01L29/66833 , H01L29/7883 , H01L29/792
摘要： 一种单片的三维NAND(与非)单列，所述单片的三维NAND单列包括位于第二存储单元上的第一存储单元。第一存储单元的半导体有源区是第一柱，当俯视时，所述第一柱具有正方形或长方形截面，该第一柱是位于第二导电类型半导体区之间的第一导电类型半导体区。第二存储单元的半导体有源区是第二柱，当俯视时，所述第二柱具有正方形或长方形截面，该第二柱位于第一柱的下方并且是位于第二导电类型半导体区之间的第一导电类型半导体区。在第一柱内的一个第二导电类型半导体区与在第二柱内的一个第二导电类型半导体区相接触。
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公开(公告)号：CN101151512B
公开(公告)日：2012-07-11
申请号：CN200680009938.3
申请日：2006-03-31
申请人： 桑迪士克3D公司
发明人： 克里斯托弗·J·佩蒂 , 罗伊·E·朔伊尔莱因 , 坦迈·库马尔 , 阿比希吉特·班迪奥帕迪亚
IPC分类号： G01J1/12
CPC分类号： G11C8/14 , G11C5/02 , G11C5/063 , G11C8/08 , H01L27/0207 , H01L27/0688 , H01L27/10894 , H01L27/10897
摘要： 一种多头字线驱动器电路并入有弯曲栅极晶体管以减小原本针对介接到紧密间距阵列线可实现的间距。在某些示范性实施例中，三维存储器阵列包含多个存储器区块以及水平横跨至少一个存储器区块的阵列线。垂直活性区域条设置在第一存储器区块下方，且各自多个弯曲栅极电极与每一各自活性区域条相交以界定个别源极/漏极区。源极/漏极区每隔一个地耦合到用于所述活性区域条的偏压节点，且其余源极/漏极区分别耦合到与所述第一存储器区块相关联的各自阵列线，借此形成用于所述各自阵列线的各自第一驱动器晶体管。
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公开(公告)号：CN102484119A
公开(公告)日：2012-05-30
申请号：CN201080029635.4
申请日：2010-06-10
申请人： 桑迪士克3D公司
CPC分类号： H01L27/101 , H01L27/1021 , H01L27/2409 , H01L27/2463 , H01L45/04 , H01L45/06 , H01L45/085 , H01L45/1233 , H01L45/146 , H01L45/147 , H01L45/149 , H01L45/1675
摘要： 非易失性存储器件包括多个支柱(1)，其中多个支柱中的每一个支柱包括非易失性存储单元，非易失性存储单元包括转向元件(110)和存储元件(118)，并且多个支柱中的每一个支柱的顶部拐角或底部拐角的至少一个被倒圆。制造非易失性存储器件的方法包括形成器件层的叠层以及图案化叠层从而形成多个支柱，其中多个支柱中的每一个支柱包括非易失性存储单元，该非易失性存储单元包括转向元件和存储元件，并且其中多个支柱中的每一个支柱的顶部拐角或底部拐角的至少一个被倒圆。
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