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公开(公告)号：CN116841529A
公开(公告)日：2023-10-03
申请号：CN202310445118.4
申请日：2023-04-21
IPC: G06F8/34 , G06F8/41 , G06N3/049 , G06N3/0464 , G06N3/0455 , G06N3/10 , G06N3/08
Abstract: 本申请涉及一种脉冲神经网络模型的在线可视化开发方法和装置。所述方法包括：获取脉冲神经网络训练用的数据集；从预设的脉冲神经网络图形化设计页面中获取初始脉冲神经网络结构的设计元素和与设计元素对应的属性值；基于设计元素及其属性值进行自动代码转换构建初始脉冲神经网络结构；基于数据集以及脉冲神经网络结构进行训练代码自动生成，根据训练代码进行网络训练，得到目标脉冲神经网络模型；并在训练过程中，对脉冲神经网络的训练监控数据进行可视化展示。采用本方法能够结合图形化和代码编辑两种方式构建和训练脉冲神经网络模型，且在开发过程中为开发者提供可视化的信息进行指导和分析，以提高脉冲神经网络的开发质量。
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公开(公告)号：CN112783261B
公开(公告)日：2023-03-28
申请号：CN202110044374.3
申请日：2021-01-13
IPC: G06F1/12 , G06F15/163 , G06N3/06
Abstract: 本发明涉及人工神经网络技术领域，具体涉及一种异步通讯互连架构及具有该架构的类脑芯片，所述异步通讯互连架构包括芯片内异步通讯互连架构、芯片间异步通讯互连架构、神经元计算单元和片上路由单元，所述神经元计算单元和片上路由单元均各自设置连接的独立时钟域中的独立的时钟管理模块，在同一类脑芯片内神经元计算单元与片上路由单元、片上路由单元和相邻的片上路由单元通过所述芯片内异步通讯互连架构互连，相邻类脑芯片通过所述芯片间异步通讯互连架构互连。本发明能够支持在类脑芯片内部高效的集成大量的神经元计算单元，同时支持类脑芯片进行高效地级联扩展，以获取庞大规模的神经元计算资源。
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公开(公告)号：CN114723034B
公开(公告)日：2022-10-04
申请号：CN202210649542.6
申请日：2022-06-10
Abstract: 本发明公开了一种可分离的图像处理神经网络加速器及加速方法，通过低速接口模块，载入加速器指令到指令存储模块，控制模块从指令存储模块获取指令，经指令译码模块，得到控制信号，对各模块进行调度及各模块与存储复用接口模块的协作；高速接口模块根据指令，分别载入输入特征图、权重、量化因子、偏置参数和批归一化参数到对应的存储模块；根据神经网络的结构进行卷积计算、算术逻辑处理、池化操作和上采样操作；重复各模块的计算，直至神经网络的所有层计算结束；根据跳转指令，跳转到第一条指令继续处理下一张输入特征图。通过高低速接口相搭配的工作方式，实现方式简单，精度可靠，各模块相对独立，可扩展性强。
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公开(公告)号：CN114611686B
公开(公告)日：2022-08-30
申请号：CN202210511894.5
申请日：2022-05-12
Abstract: 本发明公开了基于可编程神经拟态核的突触延时实现系统及方法，包括可编程神经拟态核与拟态核级联扩展模块，可编程神经拟态核包括相互连接的时间信息空间化模块和多阈值脉冲发放模块，时间信息空间化模块分别与映射在网格的源神经元连接，多阈值脉冲发放模块与映射在网格的目标神经元连接；可编程神经拟态核将收到的源神经元不同时间步发放的脉冲转化到膜电位等内部状态上，根据多种发放阈值，采用多阈值脉冲发放方法，脉冲经过多种延时后发给目标神经元，拟态核可以级联，实现多个突触延时的累加。本发明可以同时实现多种突触延时，并且突触延时可扩展为任意延时要求。
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公开(公告)号：CN114116596A
公开(公告)日：2022-03-01
申请号：CN202210090696.6
申请日：2022-01-26
IPC: G06F15/173 , G06N3/063
Abstract: 本发明属于类脑计算芯片的路由实现技术领域，涉及一种面向片上神经网络的基于动态中继的无限路由方法和架构，该方法通过运用单级中继结构方式、多级中继结构方式、多路中继结构方式以及动态中继结构方式或上述方式的组合，打通源和目标节点之间的路径，实现路由之间长距离乃至无限距离通信。本发明通过动态中继的方式大大提高了片上神经网络中资源的利用率，并能够支持巨大神经网络拓扑结构下的神经元之间的可达性，解决了巨大神经网络拓扑结构下神经元之间路径长而导致数据传输有限的问题。
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Patent Agency Ranking
公开(公告)号：CN112866148A
公开(公告)日：2021-05-28
申请号：CN202110035448.7
申请日：2021-01-12
IPC: H04L12/933 , H04L12/403 , H04L12/413
Abstract: 本发明公开了一种面向类脑计算芯片的芯片间数据传输架构及实现方法，利用仲裁器为位于芯片边界处的节点依次分配传输许可的多路脉冲数据串行化方式、基于压缩减少片间数据传输所需带宽的数据压缩方式以及为适配片上网络所做的兼容性设计；本发明通过仲裁的方式来处理这些请求冲突，仲裁信息与数据信息打包、压缩后发送，并在接收端解压缩与节点序号恢复；本发明不仅在片间通信时保证单个数据包传输的完整与一致性，还对片上网络的虚通道资源进行实时的记录跟踪，并对每个脉冲数据包进行动态的虚通道再分配，以确保数据包能够在片间通信完成后继续在片上网络中进行传播；本发明支持脉冲事件唤醒，以实现无事件驱动时的片间模块低功耗运转。
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公开(公告)号：CN116720575A
公开(公告)日：2023-09-08
申请号：CN202310522580.X
申请日：2023-05-10
IPC: G06N3/10 , G06N3/049 , G06F3/04847 , G06F3/04845
Abstract: 本发明公开了一种解释脉冲神经网络模型运行的可视化交互方法，在编辑模式下，包括以下步骤：设计脉冲神经网络模型的网络结构；修改脉冲神经网络模型的神经元连接权重值；设置脉冲神经网络模型的每层阈值电压；随机生成脉冲神经网络模型的输入脉冲序列；基于设置结果运行脉冲神经网络模型并进行动态可视化。在模型文件导入模式下，包括以下步骤：输入脉冲神经网络模型文件并进行模型结构解析；运行解析的脉冲神经网络模型并进行动态可视化。该方法可以实现对脉冲神经网络模型运行过程的可视化解释。
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公开(公告)号：CN116011563B
公开(公告)日：2023-07-21
申请号：CN202310308211.0
申请日：2023-03-28
Abstract: 本发明公开了一种面向脉冲中继的高性能脉冲发送仿真方法和装置，该方法包括配置阶段和运行阶段；配置阶段为利用脉冲目标搜索算法预先为每个神经元计算其对应的各个脉冲目标，即应该接收该神经元所发放脉冲的下游树突或神经元，从而建立每个神经元与其对应的各个脉冲目标的直接联系；运行阶段为利用配置阶段计算好的各个神经元与其对应脉冲目标的直接联系，将每个神经元所发放的各个脉冲直接发送到对应的各个脉冲目标；从而消除运行阶段对中继路径的重复计算，能够减少脉冲发送仿真的计算成本并缩短类脑硬件仿真时间。
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公开(公告)号：CN116011563A
公开(公告)日：2023-04-25
申请号：CN202310308211.0
申请日：2023-03-28
Abstract: 本发明公开了一种面向脉冲中继的高性能脉冲发送仿真方法和装置，该方法包括配置阶段和运行阶段；配置阶段为利用脉冲目标搜索算法预先为每个神经元计算其对应的各个脉冲目标，即应该接收该神经元所发放脉冲的下游树突或神经元，从而建立每个神经元与其对应的各个脉冲目标的直接联系；运行阶段为利用配置阶段计算好的各个神经元与其对应脉冲目标的直接联系，将每个神经元所发放的各个脉冲直接发送到对应的各个脉冲目标；从而消除运行阶段对中继路径的重复计算，能够减少脉冲发送仿真的计算成本并缩短类脑硬件仿真时间。
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公开(公告)号：CN113947181A
公开(公告)日：2022-01-18
申请号：CN202111105826.0
申请日：2021-09-22
Abstract: 本发明公开了一种神经网络加速器模型转换方法及装置，方法包括：获取待转换的神经网络模型，对模型网络结构文件进行解析，得到模型所有网络层，对网络层进行重构，映射为神经网络加速器支持的算子节点，最后根据网络拓扑结构将转换后的算子节点及模型权重进行序列化，生成目标文件；装置包括：神经网络模型构建模块、重构模块、映射模块和序列化模块；本发明解决了多种格式模型在神经网络加速器设备上部署的多适配困难问题，能够高效的进行模型转换，生成适配神经网络加速器的模型格式。
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