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公开(公告)号：CN107767895B
公开(公告)日：2021-02-19
申请号：CN201610711855.4
申请日：2016-08-23
申请人： 中电海康集团有限公司 , 浙江驰拓科技有限公司
IPC分类号： G11C7/10
摘要： 本发明公开了一种可调节工作频率的存储器及其调节方法，所述存储器包括具备至少两种工作频率的存储介质、选择电路、控制电路、行地址译码器和列地址译码器，所述存储介质由至少两个具备不同工作频率的物理存储区域集成在同一个芯片上构成，所述选择电路在参考时钟周期内对系统工作时钟周期进行计数，根据计数结果输出频率选择信号；控制电路接收所述选择电路输出的频率选择信号，输出相应的地址选择信号；地址选择信号经过行地址译码器和列地址译码器，从而选择对应的行地址和列地址。本发明能够提升计算系统整体性能、降低动态能耗并提升数据的可靠性和稳定性。
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公开(公告)号：CN112909039A
公开(公告)日：2021-06-04
申请号：CN201911226585.8
申请日：2019-12-04
申请人： 浙江驰拓科技有限公司
发明人： 戴强
摘要： 本发明提供一种存储器及其制作方法。其中，所述存储器包括存储单元、有源区、栅极、互联金属层和浅沟道隔离区；所述浅沟道隔离区与有源区水平间隔排列；栅极设置在有源区上方，栅极与有源区相互垂直；每个有源区包括多个源极和多个漏极，每一个栅极与多个有源区形成多个共栅的晶体管，同一有源区中的相邻晶体管共用源极或漏极；互联金属层位于源极上方以及相邻的栅极之间，以将共栅的晶体管的源极互联。本发明通过互联金属层实现共联栅极的源极互联，替换掉了用于互联源极的通孔，从而规避了相关设计规则的束缚，并降低了存储器的设计尺寸，进而提高了存储器的密度。
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公开(公告)号：CN115379748A
公开(公告)日：2022-11-22
申请号：CN202110535480.1
申请日：2021-05-17
申请人： 浙江驰拓科技有限公司
摘要： 本申请公开了一种磁屏蔽封装件，包括封装框架和设置在所述封装框架上的基岛和引线以及包围所述基岛的顶部封装体，所述基岛上安装有磁性芯片，所述磁性芯片通过所述引线连接至所述封装框架，还包括从上部遮盖所述磁性芯片的内部磁屏蔽层，且所述基岛为具有磁屏蔽能力的基岛。本申请公开的上述磁屏蔽封装件，能有效避免各个方向的磁场对磁性芯片的干扰，为工作在高磁场环境中的磁性芯片提供数据保持能力。
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公开(公告)号：CN115249763A
公开(公告)日：2022-10-28
申请号：CN202110455449.7
申请日：2021-04-26
申请人： 浙江驰拓科技有限公司
摘要： 本发明提供了一种磁存储芯片的磁屏蔽器件及其制作方法和半导体器件，通过第一软磁材料层和第二软磁材料层背离磁存储芯片的部分，能够起到对磁存储芯片的两侧表面的磁屏蔽作用；及通过第二软磁材料层填充至通孔的部分，能够起到对磁存储芯片的侧壁的磁屏蔽作用，进而通过对磁存储芯片四周的磁屏蔽结构，避免磁存储芯片被外界环境的磁场所影响，实现对磁存储芯片的进行外界环境的磁屏蔽目的。以及，本发明提供的磁存储芯片的磁屏蔽器件，可以在制备磁存储芯片阶段同时实现磁屏蔽器件的制备，无需额外进行磁存储芯片的封装，提高了器件制备效率和降低了制备成本。
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公开(公告)号：CN115188401A
公开(公告)日：2022-10-14
申请号：CN202110376437.5
申请日：2021-04-07
申请人： 浙江驰拓科技有限公司
IPC分类号： G11C11/16
摘要： 本发明提供一种保护MRAM数据的装置，包括：环境监测模块，包括至少一个MTJ监测子模块和至少一个与所述MTJ监测子模块电连接的监测电路，所述监测电路用于依据所述MTJ监测子模块的状态产生对应的时钟周期和使能信号；重写模块，与所述环境监测模块通信连接，所述重写模块用于依据所述使能信号和所述时钟周期对所述MRAM数据进行重写刷新。本发明能够实时的监测环境，并依据环境状态，对MRAM数据进行特定周期的刷新重写，从而确保MRAM单元中存储数据的正确性。
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公开(公告)号：CN114695141A
公开(公告)日：2022-07-01
申请号：CN202011638414.9
申请日：2020-12-31
申请人： 浙江驰拓科技有限公司
IPC分类号： H01L21/60 , H01L21/50 , H01L23/48 , H01L23/482 , H01L25/065 , H01L23/49
摘要： 本发明公开了一种芯片叠封方法，通过叠放多层待处理晶圆；固定连接多层所述待处理晶圆，得到层叠晶圆组；其中，所述层叠晶圆组包括多组层叠芯片组；所述层叠芯片组包括多个单元芯片，所述单元芯片包括切割区及微电路区；所述切割区包括通孔，所述单元芯片的焊盘设置于所述通孔内侧；同一层叠芯片组中的不同单元芯片的通孔形成贯穿所述层叠芯片组的空腔；根据所述切割区的对所述层叠晶圆组划片，得到多个独立的层叠芯片组；利用所述空腔将所述层叠芯片组与封装基板信号连接，得到层叠封装芯片。本发明简化了芯片叠封流程，提高了叠封效率。本发明同时还提供了一种具有上述有益效果的层叠封装芯片及电子存储设备。
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公开(公告)号：CN111048130B
公开(公告)日：2022-03-04
申请号：CN201811191866.X
申请日：2018-10-12
申请人： 中电海康集团有限公司 , 浙江驰拓科技有限公司
IPC分类号： G11C11/16
摘要： 本申请提供了一种磁性随机存储器。该磁性随机存储器包括：衬底；多个驱动器组，各驱动器组位于衬底的表面上，多个驱动器组沿远离衬底的方向依次设置，各驱动器组包括一个或者多个沿第一方向间隔设置的驱动器，一个驱动器组中的各驱动器的中心与衬底的距离相同，各驱动器组中的至少一个驱动器在衬底上的投影与相邻的驱动器组中的至少一个驱动器在衬底表面的投影有重叠，多个驱动器组中，与衬底之间距离最大的驱动器组为顶层驱动器组，第一方向与衬底的厚度方向垂直；多个沿第一方向间隔设置的MTJ位元，位于顶层驱动器组的远离衬底的一侧，一个或者多个MTJ位元与一个或者多个驱动器对应电连接。磁性随机存储器的存储密度较大。
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公开(公告)号：CN107591477B
公开(公告)日：2020-07-17
申请号：CN201610533243.0
申请日：2016-07-06
申请人： 中电海康集团有限公司 , 浙江驰拓科技有限公司
摘要： 本发明涉及一种改变源极金属连线方向的磁性随机存取存储器，该发明提供一种将源极的金属层方向与位线垂直，规避源漏金属连线平行放置时所需要满足金属间的设计规范而牺牲的面积，来提高MRAM存储密度的方法。本发明避免了源漏极金属平行走线，可以基于最小设计规范尺寸，避免了由金属间以及金属和孔之间的最小设计规范而损失的面积。
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公开(公告)号：CN112909039B
公开(公告)日：2023-04-18
申请号：CN201911226585.8
申请日：2019-12-04
申请人： 浙江驰拓科技有限公司
发明人： 戴强
摘要： 本发明提供一种存储器及其制作方法。其中，所述存储器包括存储单元、有源区、栅极、互联金属层和浅沟道隔离区；所述浅沟道隔离区与有源区水平间隔排列；栅极设置在有源区上方，栅极与有源区相互垂直；每个有源区包括多个源极和多个漏极，每一个栅极与多个有源区形成多个共栅的晶体管，同一有源区中的相邻晶体管共用源极或漏极；互联金属层位于源极上方以及相邻的栅极之间，以将共栅的晶体管的源极互联。本发明通过互联金属层实现共联栅极的源极互联，替换掉了用于互联源极的通孔，从而规避了相关设计规则的束缚，并降低了存储器的设计尺寸，进而提高了存储器的密度。
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公开(公告)号：CN114975231A
公开(公告)日：2022-08-30
申请号：CN202110196827.4
申请日：2021-02-22
申请人： 浙江驰拓科技有限公司
IPC分类号： H01L21/768 , H01L27/22
摘要： 本申请公开了一种STT‑MRAM的通孔制备方法，所述制作方法包括：提供一晶圆；在所述晶圆的表面形成绝缘层，在所述绝缘层表面形成具有第一通孔的第一硬掩膜层；所述第一通孔露出所述绝缘层；在所述第一通孔的侧壁形成第二硬掩膜层，以基于所述第一通孔形成第二通孔；基于所述第二通孔形成露出所述晶圆表面的第三通孔；基于所述第三通孔，形成电接触结构。通过第二硬掩膜层能够将STT‑MRAM中通孔的孔径缩小，无需高精度光刻设备，降低了制作成本。
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