公开(公告)号：CN111385764B

公开(公告)日：2024-07-02

申请号：CN201911356011.2

申请日：2019-12-25

申请人： 瑞萨电子株式会社

发明人： 佐野启一郎 ,  J·诺埃尔·穆泰

IPC分类号： H04W4/40 ,  H04W28/02 ,  H04W56/00 ,  H04W72/56

摘要： 本申请涉及半导体装置、通信系统以及控制通信系统的方法。能够提高通信系统的效率。该半导体装置包括：时钟生成电路，定义允许数据的接收或发送的打开时段和不允许数据的发送和接收的关闭时段；以及TSN控制器，连接到时钟生成电路并执行数据的发送或接收，其中TSN控制器在打开时段之外的另一时段执行数据的发送或接收。

公开(公告)号：CN112671940A

公开(公告)日：2021-04-16

申请号：CN202011100034.X

申请日：2020-10-14

申请人： 瑞萨电子株式会社

发明人： 佐野启一郎

IPC分类号： H04L29/12

摘要： 本公开的各实施例涉及网络处理设备以及通信帧的网络处理方法。用于实现低功耗和小面积的网络通信系统以及用于安装该网络通信系统的半导体器件。在网络路由器或网络通信帧的处理方法中，所接收的帧被输入到哈希生成器，以基于得到的哈希值来获得地址、该地址在规则表中的位置，存储与所接收的帧相对应的规则。

公开(公告)号：CN111385764A

公开(公告)日：2020-07-07

申请号：CN201911356011.2

申请日：2019-12-25

申请人： 瑞萨电子株式会社

发明人： 佐野启一郎 ,  J·诺埃尔·穆泰

IPC分类号： H04W4/40 ,  H04W28/02 ,  H04W56/00 ,  H04W72/10

摘要： 本申请涉及半导体装置、通信系统以及控制通信系统的方法。能够提高通信系统的效率。该半导体装置包括：时钟生成电路，定义允许数据的接收或发送的打开时段和不允许数据的发送和接收的关闭时段；以及TSN控制器，连接到时钟生成电路并执行数据的发送或接收，其中TSN控制器在打开时段之外的另一时段执行数据的发送或接收。

公开(公告)号：CN118227041A

公开(公告)日：2024-06-21

申请号：CN202311729932.5

申请日：2023-12-15

申请人： 瑞萨电子株式会社

发明人： 工藤干太 ,  佐野启一郎

IPC分类号： G06F3/06

摘要： 通过缓冲设备，第一保持单元保持针对多个分组准则中的每个的写入数目值和读取数目值。分组准则包括作为一个分组参数的数据单元的优先级。第二保持单元保持多个传输命令。多个传输命令对应于多个分组准则中的任何。控制单元基于对应于写入传输命令的分组准则的写入数目值，来形成用于使第二保持单元将写入传输命令保持在第二保持单元中的“保持地址”。控制单元基于对应于读取传输命令的分组准则的、关于读取数目值的信息，来形成其中保持读取传输命令的第二保持单元的“输出地址”。

公开(公告)号：CN107391082A

公开(公告)日：2017-11-24

申请号：CN201710286489.7

申请日：2017-04-27

申请人： 瑞萨电子株式会社

发明人： 佐野启一郎

IPC分类号： G06F5/01

CPC分类号： G06F7/485 ,  G06F7/487 ,  G06F9/30025 ,  G06F13/1668 ,  G06F13/4068 ,  H03M7/24 ,  H03M7/28 ,  H03M7/30 ,  G06F5/012 ,  G06F5/01

摘要： 本发明提供一种半导体器件。当由软件执行浮点数据和整数数据的数值类型的转换运算时，CPU的负荷变重。该半导体器件包括存储器、耦合到存储器的总线、耦合到所述总线的总线主设备、以及耦合到总线的转换运算电路。转换运算电路包括浮点数据加减法器、整数数据加减法器、以及移位运算器。半导体器件将浮点数据转换成整数数据或将整数数据转换成浮点数据，无需采用浮点数据的乘法器和除法器。