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公开(公告)号：CN109698194B
公开(公告)日：2021-02-12
申请号：CN201811617793.6
申请日：2018-12-28
申请人： 电子科技大学
IPC分类号： H01L27/02
摘要： 本发明提供一种用于ESD防护的肖特基钳位SCR器件，包括：P型衬底、p阱区和n阱区，在p阱区内部第一n+注入层与第一p+注入层，在n阱区内部的第三n+注入层及第二p+注入层，跨接在n阱区和p阱区之间的用于降低击穿电压的第二n+注入层，第一金属孔与第三n+注入层相接触，第二金属孔与第二p+注入层相接触，第三金属孔与第一p+注入层相接触，第四金属孔与第一n+注入层相接触，第五金属孔直接与p阱区相接形成肖特基接触，构成肖特基二极管；本发明利用附加的肖特基二极管对SCR结构内部的正反馈过程进行削弱，使SCR的电流正反馈有减弱的趋势，从而使得SCR维持电压上升，提高器件的抗闩锁能力。
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公开(公告)号：CN109698194A
公开(公告)日：2019-04-30
申请号：CN201811617793.6
申请日：2018-12-28
申请人： 电子科技大学
IPC分类号： H01L27/02
摘要： 本发明提供一种用于ESD防护的肖特基钳位SCR器件，包括：P型衬底、p阱区和n阱区，在p阱区内部第一n+注入层与第一p+注入层，在n阱区内部的第三n+注入层及第二p+注入层，跨接在n阱区和p阱区之间的用于降低击穿电压的第二n+注入层，第一金属孔与第三n+注入层相接触，第二金属孔与第二p+注入层相接触，第三金属孔与第一p+注入层相接触，第四金属孔与第一n+注入层相接触，第五金属孔直接与p阱区相接形成肖特基接触，构成肖特基二极管；本发明利用附加的肖特基二极管对SCR结构内部的正反馈过程进行削弱，使SCR的电流正反馈有减弱的趋势，从而使得SCR维持电压上升，提高器件的抗闩锁能力。
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公开(公告)号：CN111354642B
公开(公告)日：2021-09-14
申请号：CN202010130845.8
申请日：2020-05-13
申请人： 电子科技大学
IPC分类号： H01L21/336 , H01L29/78 , H01L29/423
摘要： 本发明提供一种低导通电阻低压槽栅MOS器件的制造方法，通过对外延片的热扩散过程，将外延片衬底中的杂质扩散到外延层中，使外延层底部杂质变成线性或准线性的缓变分布，在保持外延层一定的耐压能力的同时，极大地降低了外延层的导通电阻。相比于传统方法，本发明所提出的制造方法有以下优点：第一，本发明所提出的制造方法制造的槽栅MOS器件拥有更低的导通电阻；第二，对于同一耐压等级，本方案可以采用比传统方法更大的外延层厚度，因而对外延厚度的控制要求更低，可以提高器件良率；第三，本发明对外延层杂质分布控制的要求更低，可以提高器件良率；第四，本发明所提出的制造方法制造的槽栅MOS器件性能受衬底反扩的影响更小。
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公开(公告)号：CN110361613B
公开(公告)日：2021-03-16
申请号：CN201910643631.8
申请日：2019-07-17
申请人： 电子科技大学
IPC分类号： G01R31/00
摘要： 一种测试静电泄放防护器件脉冲曲线的装置和方法，包括脉冲发生器、衰减器、第一传输线、示波器衰减器、示波器和测试模块，脉冲发生器在每次测试时产生不同幅值的电压阶梯波；脉冲发生器产生的电压阶梯波经过衰减器和第一传输线后灌入被测静电泄放防护器件的阳极；示波器衰减器抓取被测静电泄放防护器件阳极的节电压和电流并传输到示波器，由示波器显示出被测静电泄放防护器件阳极的节电压和电流波形；测试模块在每次测试时选取示波器显示波形中的至少两个阶梯段，并计算每个阶梯段的平均电流电压值，根据每次测试得到的平均电流电压值最高的阶梯段得到静电泄放防护器件的脉冲开启曲线，根据剩余阶梯段得到静电泄放防护器件的脉冲关断曲线。
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公开(公告)号：CN110361613A
公开(公告)日：2019-10-22
申请号：CN201910643631.8
申请日：2019-07-17
申请人： 电子科技大学
IPC分类号： G01R31/00
摘要： 一种测试静电泄放防护器件脉冲曲线的装置和方法，包括脉冲发生器、衰减器、第一传输线、示波器衰减器、示波器和测试模块，脉冲发生器在每次测试时产生不同幅值的电压阶梯波；脉冲发生器产生的电压阶梯波经过衰减器和第一传输线后灌入被测静电泄放防护器件的阳极；示波器衰减器抓取被测静电泄放防护器件阳极的节电压和电流并传输到示波器，由示波器显示出被测静电泄放防护器件阳极的节电压和电流波形；测试模块在每次测试时选取示波器显示波形中的至少两个阶梯段，并计算每个阶梯段的平均电流电压值，根据每次测试得到的平均电流电压值最高的阶梯段得到静电泄放防护器件的脉冲开启曲线，根据剩余阶梯段得到静电泄放防护器件的脉冲关断曲线。
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公开(公告)号：CN112151533B
公开(公告)日：2023-03-17
申请号：CN202011013083.X
申请日：2020-09-24
申请人： 电子科技大学
IPC分类号： H01L27/02
摘要： 本发明提供一种双向导电的功率半导体器件结构，通过四个功率二极管的相互连接，实现了使非对称的功率开关器件达成双向耐压及双向导电的目的。与传统的共漏极MOS对管结构对比，不仅能够降低器件总面积，提高集成度，降低成本，还能降低器件总体导通电阻，降低导通功耗。并且，二极管支路的存在，还能再电路两端电压过高、MOSFET出现击穿时提供分流支路，降低MOSFET烧毁的风险。在电池管理系统等需要双向耐压、双向导电的场合有着巨大的应用前景。
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公开(公告)号：CN114171588A
公开(公告)日：2022-03-11
申请号：CN202111473730.X
申请日：2021-11-29
申请人： 电子科技大学
IPC分类号： H01L29/417 , H01L29/423 , H01L29/78 , H01L21/336 , H01L21/28
摘要： 本发明提供一种双向导通槽栅功率MOS器件结构及其制造方法，在硅片表面形成栅极、源极和漏极，实现双向导通双向耐压的功率MOS器件，可用于锂电池BMS防护等应用环境下。相比于传统BMS中采用双管串联的方式以及其他实现双向导通的结构，本发明提出的器件结构具有以下优点：第一，本发明提出的器件仅需要占据传统方式一半甚至更小的面积，极大地提高了集成度；第二，本发明所提出的器件结构制造工艺简单且制造成本也不高，降低了工艺制造上的问题；第三，本发明所提出的器件结构漏极和源极可以对换，实现上真正意义上的对称结构和双向导通双向耐压；第四，本发明所提出的器件结构由于漏极、源极和栅极均在硅片表面，因此易于集成，增加了应用环境。
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公开(公告)号：CN111162009A
公开(公告)日：2020-05-15
申请号：CN202010130114.3
申请日：2020-02-28
申请人： 电子科技大学
IPC分类号： H01L21/336 , H01L29/78
摘要： 本发明提供一种低导通电阻低压分离栅MOS器件的制造方法，本发明通过对外延片的热扩散过程，将外延片衬底中的杂质扩散到外延层中，使外延层底部杂质变成线性或准线性的缓变分布，在保持外延层一定的耐压能力的同时，极大地降低了外延层的导通电阻。相比于传统方法，本发明有以下优点：第一，本发明所提出的制造方法制造的分离栅MOS器件拥有更低的导通电阻；第二，对于同一耐压等级，本方案可以采用比传统方法更大的外延层厚度，因而对外延厚度的控制要求更低，可以提高器件良率；第三，本发明对外延层杂质分布控制的要求更低，可以提高器件良率；第四，本发明所提出的制造方法制造的分离栅MOS器件性能受衬底反扩的影响更小。
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公开(公告)号：CN109768041A
公开(公告)日：2019-05-17
申请号：CN201910059548.6
申请日：2019-01-22
申请人： 电子科技大学
IPC分类号： H01L27/02
摘要： 本发明提供一种基于SCR的高维持电压ESD器件，包括：P型衬底、NWELL区、第一N+接触区、第一P+接触区、PWELL区、第一齐纳注入区、第二N+接触区、第二P+接触区；第一齐纳注入区覆盖第二N+接触区尺寸为D1，第二P+接触区位于第二N+接触区右侧；第一N+接触区、第一P+接触区通过金属短接形成金属阳极；第二N+接触区、第二P+接触区通过金属短接形成金属阴极，本发明可以通过控制齐纳注入覆盖第二N+接触区距离D1调节器件的维持电压，可以通过控制浮空N+区与浮空P+区距离D2调节触发电压，本发明版图结构，在不增加横向面积的条件下，显著提高了器件的鲁棒性。
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公开(公告)号：CN111162009B
公开(公告)日：2021-08-24
申请号：CN202010130114.3
申请日：2020-02-28
申请人： 电子科技大学
IPC分类号： H01L21/336 , H01L29/78
摘要： 本发明提供一种低导通电阻低压分离栅MOS器件的制造方法，本发明通过对外延片的热扩散过程，将外延片衬底中的杂质扩散到外延层中，使外延层底部杂质变成线性或准线性的缓变分布，在保持外延层一定的耐压能力的同时，极大地降低了外延层的导通电阻。相比于传统方法，本发明有以下优点：第一，本发明所提出的制造方法制造的分离栅MOS器件拥有更低的导通电阻；第二，对于同一耐压等级，本方案可以采用比传统方法更大的外延层厚度，因而对外延厚度的控制要求更低，可以提高器件良率；第三，本发明对外延层杂质分布控制的要求更低，可以提高器件良率；第四，本发明所提出的制造方法制造的分离栅MOS器件性能受衬底反扩的影响更小。
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