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公开(公告)号：CN113437967A
公开(公告)日：2021-09-24
申请号：CN202110747568.X
申请日：2021-07-02
Applicant: 电子科技大学
Abstract: 本发明属于数模混合电路领域，涉及一种锁相环频率综合器结构，具体提供一种基于时间误差放大器的低噪声毫米波锁相环频率综合器，用以克服传统电荷泵锁相环结构中电荷泵恶化锁相环带内噪声的问题。本发明在传统电荷泵锁相环频率综合器结构的基础上，通过在鉴频鉴相器(PFD)与电荷泵(CP)之间插入一级时间误差放大器(TA)，时间误差放大器将鉴频鉴相器输出的相位误差信号线性放大K倍产生信号输入至电荷泵，有效将电荷泵贡献到锁相环频率综合器输出端的噪声降低K倍，即克服传统电荷泵锁相环结构中电荷泵恶化锁相环带内噪声的问题；同时，本发明在反馈回路中保留分频器，以此与DSM技术相兼容，完成小数分频功能。
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公开(公告)号：CN115001489B
公开(公告)日：2025-03-25
申请号：CN202210600105.5
申请日：2022-05-27
Applicant: 电子科技大学
Abstract: 本发明属于数模混合电路领域，具体提供一种低噪声毫米波小数分频综合器锁相环结构，用以克服在传统基于时间误差放大器(TA)的锁相环结构中因TA动态范围较小且具有较大的非线性而恶化锁相环带内的量化噪声并产生分数分频杂散的问题；本发明在传统结构的基础上还包括：粗数字时间转换器(CDTC)、细数字时间转换器(FDTC)与数字时间转换器预失真校准电路；通过在时间误差放大器前后分别插入粗数字时间转换器与细数字时间转换器缩小时间误差放大器输入相位差的方差，以提高时间误差放大器的线性度，同时抑制分数分频产生的量化噪声；通过采用阈值优值DTC自适应预失真，降低杂散同时保持DTC的量化噪声的二阶整形。
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公开(公告)号：CN116979954A
公开(公告)日：2023-10-31
申请号：CN202310758723.7
申请日：2023-06-26
Applicant: 电子科技大学
Abstract: 本发明属于数模混合电路领域，涉及一种除法链结构，更具体地涉及一种面向W波段应用的分频链。通过调整2/3分频器内部逻辑门的位置，使第一级2/3分频器的结构得到简化。此外，本发明采用了有比逻辑(Ratio Logic)的嵌入逻辑门的高速D触发器结构，进一步提高了第一级2/3分频器的工作速度。通过以上的技术方案，本发明实现了面向W波段应用的高速分频链，该分频链具有简化的结构和较高的工作速度，能够满足W波段应用中对时钟信号频率的要求。
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公开(公告)号：CN113437967B
公开(公告)日：2023-07-07
申请号：CN202110747568.X
申请日：2021-07-02
Applicant: 电子科技大学
Abstract: 本发明属于数模混合电路领域，涉及一种锁相环频率综合器结构，具体提供一种基于时间误差放大器的低噪声毫米波锁相环频率综合器，用以克服传统电荷泵锁相环结构中电荷泵恶化锁相环带内噪声的问题。本发明在传统电荷泵锁相环频率综合器结构的基础上，通过在鉴频鉴相器(PFD)与电荷泵(CP)之间插入一级时间误差放大器(TA)，时间误差放大器将鉴频鉴相器输出的相位误差信号线性放大K倍产生信号输入至电荷泵，有效将电荷泵贡献到锁相环频率综合器输出端的噪声降低K倍，即克服传统电荷泵锁相环结构中电荷泵恶化锁相环带内噪声的问题；同时，本发明在反馈回路中保留分频器，以此与DSM技术相兼容，完成小数分频功能。
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公开(公告)号：CN109981100A
公开(公告)日：2019-07-05
申请号：CN201910175775.5
申请日：2019-03-08
Applicant: 电子科技大学
Abstract: 本发明属于数模混合电路领域，具体提供一种嵌入混频器的低相位噪声锁相环结构，通过在压控振荡器与除法器之间嵌入混频器的方式，将压控振荡器的输出频率下变频后再输出到除法器。相较于传统的锁相环结构，本发明提供的一种嵌入混频器的低相位噪声锁相环结构大大减小了除法器的分频比，以此降低锁相环的带内相位噪声，最终获得了更优的积分相位噪声。
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Patent Agency Ranking
公开(公告)号：CN109257043A
公开(公告)日：2019-01-22
申请号：CN201811250057.1
申请日：2018-10-25
Applicant: 电子科技大学
IPC: H03L7/18
Abstract: 本发明属于数字电路领域，具体提供一种应用于锁相环频率综合器的高速宽带除法链，用以克服现有除法链中由于2/3分频器的结构决定了其工作速度上限不会很高的问题。本发明通过对第一级2/3分频器(RLEHS 2/3分频器)与后级2/3分频器(RLEHS 2/3分频器)的创新性设计，使第一级2/3分频器与与后级2/3分频器的结构得到简化、工作速度得到提升，同时，第一级2/3分频器中的3输入与门与2输入与门均采用有比逻辑设计，进一步提高了所述第一级2/3分频器的工作速度；从而大大提高除法链工作速度上限，满足基于毫米波的5G通信芯片的时钟频率要求。
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公开(公告)号：CN118539919A
公开(公告)日：2024-08-23
申请号：CN202410441628.9
申请日：2024-04-12
Applicant: 电子科技大学
Abstract: 本发明属于数模混合电路领域，具体提供一种应用于锁相环的数字时间转换器非线性校准电路，用以提高锁相环的非线性校准精度和速度。本发明包括：Bang‑Bang鉴相器(BBPD)、第一主数字时间转换器(MDTC1)、第二主数字时间转换器(MDTC2)、辅助数字时间转换器(Aux.DTC)以及滑动抖动控制电路、校准控制电路；其中，MDTC的非线性特征以及延时估计的静态误差的信息能够变频到锁相环的带外，从而可以准确的被误差提取电路提取用于非线性校准，最终达到提高非线性校准精度和速度的效果；同时，在校准完成后，被变频到锁相环的带外的MDTC非线性特征以及延时估计的静态误差会被Aux.DTC补偿。综上，本发明提高非线性校准能力的同时不会导致锁相环相位噪声恶化。
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公开(公告)号：CN115001489A
公开(公告)日：2022-09-02
申请号：CN202210600105.5
申请日：2022-05-27
Applicant: 电子科技大学
Abstract: 本发明属于数模混合电路领域，具体提供一种低噪声毫米波小数分频综合器锁相环结构，用以克服在传统基于时间误差放大器(TA)的锁相环结构中因TA动态范围较小且具有较大的非线性而恶化锁相环带内的量化噪声并产生分数分频杂散的问题；本发明在传统结构的基础上还包括：粗数字时间转换器(CDTC)、细数字时间转换器(FDTC)与数字时间转换器预失真校准电路；通过在时间误差放大器前后分别插入粗数字时间转换器与细数字时间转换器缩小时间误差放大器输入相位差的方差，以提高时间误差放大器的线性度，同时抑制分数分频产生的量化噪声；通过采用阈值优值DTC自适应预失真，降低杂散同时保持DTC的量化噪声的二阶整形。
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公开(公告)号：CN117135097A
公开(公告)日：2023-11-28
申请号：CN202310850747.5
申请日：2023-07-11
Applicant: 电子科技大学
Abstract: 本发明属于集成电路测试领域，涉及一种测试工具，具体提供一种基于Wifi Soc的多芯片协助测试工具。使用更加廉价的Wifi Soc代替了FPGA作为测试工具的开发方案，而且具有通过个人电脑配置测试工具和待测芯片的效果，可以了灵活的拓展测试工具。具有低开发难度，灵活性高，易于使用，成本低的优点。
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公开(公告)号：CN109257043B
公开(公告)日：2021-03-30
申请号：CN201811250057.1
申请日：2018-10-25
Applicant: 电子科技大学
IPC: H03L7/18
Abstract: 本发明属于数字电路领域，具体提供一种应用于锁相环频率综合器的高速宽带除法链，用以克服现有除法链中由于2/3分频器的结构决定了其工作速度上限不会很高的问题。本发明通过对第一级2/3分频器(RLEHS 2/3分频器)与后级2/3分频器(RLEHS 2/3分频器)的创新性设计，使第一级2/3分频器与与后级2/3分频器的结构得到简化、工作速度得到提升，同时，第一级2/3分频器中的3输入与门与2输入与门均采用有比逻辑设计，进一步提高了所述第一级2/3分频器的工作速度；从而大大提高除法链工作速度上限，满足基于毫米波的5G通信芯片的时钟频率要求。
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