公开(公告)号：CN115332354A

公开(公告)日：2022-11-11

申请号：CN202211033224.3

申请日：2022-08-26

申请人： 电子科技大学 ,  电子科技大学重庆微电子产业技术研究院

发明人： 任敏 ,  叶昶宇 ,  雷清滢 ,  任心宇 ,  吴逸凝 ,  向月清 ,  李泽宏

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/16

摘要： 本发明属于功率半导体技术领域，涉及一种碳化硅MOSFET结构，包括金属化漏极、高掺杂第一导电类型半导体衬底、第一导电类型半导体外延层、第二导电类型半导体阱、高掺杂第二导电类型半导体欧姆接触区、高掺杂第一导电类型半导体源极接触区、高掺杂第一导电类型半导体导流层、第一导电类型半导体JFET区、金属化源极、栅氧化层、肖特基金属区、多晶硅栅电极、氧化层、N+多晶硅短路层；本发明采用分离栅结构，在栅中部集成肖特基接触，并在JFET区中设置导流层。随漏极电压的增加，肖特基接触让JFET区快速耗尽，提前夹断，降低器件的饱和电流。导流层为电流提供的通路既能提升器件的短路电流耐受能力，又能降低器件导通电阻。

公开(公告)号：CN113658996B

公开(公告)日：2023-09-29

申请号：CN202110963630.9

申请日：2021-08-20

申请人： 电子科技大学 ,  无锡华润华晶微电子有限公司

发明人： 任敏 ,  张雪璠 ,  张新 ,  叶昶宇 ,  马荣耀 ,  郑芳 ,  苏醒 ,  赵龙杰 ,  张波

IPC分类号： H01L29/06 ,  G06F30/30

摘要： 本发明提供一种横向变掺杂终端结构及其设计方法，终端结构自表面到底部依次包括钝化层、轻掺杂第一类导电类型漂移区和阳极区，内部上方从左到右依次包括中等掺杂第二导电类型主结区、中等掺杂第二导电类型过渡区、中等掺杂第二导电类型分段线性VLD终端区和重掺杂第一导电类型浮空截止环，中等掺杂第二导电类型分段线性VLD终端区由杂质浓度从主结到终端末端呈两段或两段以上线性递减的区域构成。采用分段线性VLD区域的终端区可以获得更优的VLD终端表面电场，从而可以提升器件耐压，并降低终端表面氧化层电荷对VLD终端可靠性的影响。

公开(公告)号：CN115332349A

公开(公告)日：2022-11-11

申请号：CN202211030511.9

申请日：2022-08-26

申请人： 电子科技大学

发明人： 任敏 ,  任心宇 ,  雷清滢 ,  叶昶宇 ,  吴逸凝 ,  李泽宏

IPC分类号： H01L29/78 ,  H01L29/423

摘要： 本发明属于功率半导体技术领域，涉及一种槽栅MOSFET结构，包括金属化漏极、位于金属化漏极之上的重掺杂第一导电类型半导体衬底、位于第一导电类型半导体衬底之上的轻掺杂第一导电类型半导体轻掺杂外延层；位于所述轻掺杂第一导电类型半导体轻掺杂外延层之上的第二导电类型半导体体区；本发明通过将沟道分为两个不同掺杂浓度部分的方法，既增加了沟道的长度，使迁移率对漏极电流温度系数的影响增大，从而更早的使器件进入电流负温度特性区间，降低器件漏极电流的零温度点，使器件更早的进入电流负温度特性区域，提高低压DMOS在小电流下的稳定性，又尽可能的减小沟道的电阻。

公开(公告)号：CN115425081A

公开(公告)日：2022-12-02

申请号：CN202211030621.5

申请日：2022-08-26

申请人： 电子科技大学

发明人： 任敏 ,  任心宇 ,  吴逸凝 ,  叶昶宇 ,  雷清滢 ,  李泽宏

IPC分类号： H01L29/78

摘要： 本发明属于功率半导体技术领域，涉及一种槽栅MOSFET结构，包括金属化漏极、重掺杂第一导电类型半导体衬底、轻掺杂第一导电类型半导体轻掺杂外延层、第一导电类型半导体重掺杂源区I、第一导电类型半导体重掺杂源区II、层间介质、沟槽多晶硅栅电极、平面多晶硅栅电极、金属通孔、栅氧化层、第二导电类型半导体重掺杂接触区、纵向沟道区、横向沟道区、第二导电类型半导体体区；本发明通过在器件内部设计一个无需额外版图面积，也无需更深沟槽深度的横向MOSFET，与纵向沟道串联从而延长沟道长度，从而使迁移率对漏极电流的影响将显著增加，器件能够更早的进入电流负温度特性区域，提高器件的可靠性。

公开(公告)号：CN115425082A

公开(公告)日：2022-12-02

申请号：CN202211030768.4

申请日：2022-08-26

申请人： 电子科技大学

发明人： 任敏 ,  任心宇 ,  吴逸凝 ,  雷清滢 ,  叶昶宇 ,  李泽宏

IPC分类号： H01L29/78

摘要： 本发明属于功率半导体技术领域，涉及一种具有非对称沟道的槽栅DMOS器件，其元胞结构包括金属化漏极、位于金属化漏极之上的重掺杂第一导电类型半导体衬底、位于第一导电类型半导体衬底之上的轻掺杂第一导电类型半导体轻掺杂外延层；位于所述轻掺杂第一导电类型半导体轻掺杂外延层之上的第二导电类型半导体体区；本发明通过采用非对称的结构，在多晶硅栅的一侧形成垂直沟道，另一侧形成L型的沟道，使载流子流经的沟道区更长，迁移率对漏极电流温度系数的影响增大，从而更早的使器件进入电流负温度特性区间，降低器件漏极电流的零温度点。此外还可以通过调整L型沟道和垂直沟道的比例，来改变器件的沟道电阻。

公开(公告)号：CN113658996A

公开(公告)日：2021-11-16

申请号：CN202110963630.9

申请日：2021-08-20

申请人： 电子科技大学 ,  无锡华润华晶微电子有限公司

发明人： 任敏 ,  张雪璠 ,  张新 ,  叶昶宇 ,  马荣耀 ,  郑芳 ,  苏醒 ,  赵龙杰 ,  张波

IPC分类号： H01L29/06 ,  G06F30/30

摘要： 本发明提供一种横向变掺杂终端结构及其设计方法，终端结构自表面到底部依次包括钝化层、轻掺杂第一类导电类型漂移区和阳极区，内部上方从左到右依次包括中等掺杂第二导电类型主结区、中等掺杂第二导电类型过渡区、中等掺杂第二导电类型分段线性VLD终端区和重掺杂第一导电类型浮空截止环，中等掺杂第二导电类型分段线性VLD终端区由杂质浓度从主结到终端末端呈两段或两段以上线性递减的区域构成。采用分段线性VLD区域的终端区可以获得更优的VLD终端表面电场，从而可以提升器件耐压，并降低终端表面氧化层电荷对VLD终端可靠性的影响。