公开(公告)号：CN118280825A

公开(公告)日：2024-07-02

申请号：CN202410712260.5

申请日：2024-06-04

申请人： 粤芯半导体技术股份有限公司

发明人： 卢金德 ,  贾晓峰 ,  鄢江兵 ,  陈献龙

IPC分类号： H01L21/28 ,  H01L21/768 ,  H01L23/538 ,  H01L29/47

摘要： 本发明提供一种半导体结构及其制作方法，包括以下步骤：提供一半导体衬底，于半导体衬底上表层形成间隔设置的第一掺杂区及第二掺杂区；形成覆盖半导体衬底上表面的层间介质层并于层间介质层中形成底面显露出第一掺杂区的第一接触孔及底面显露出第二掺杂区的第二接触孔；于第一接触孔底部显露的第一掺杂区部分上表面及第二接触孔底部显露的第二掺杂区上表面形成隧穿氧化层；形成分别填充第一接触孔的第一连接层以及填充第二接触孔的第二连接层。本发明的半导体结构及其制作方法形成位于第一掺杂区与第一连接层、第二掺杂区与第二连接层之间的隧穿氧化层，形成隧穿氧化层的工艺要求低，降低了工艺成本，且形成的隧穿氧化层有效降低了接触电阻。

公开(公告)号：CN117954390A

公开(公告)日：2024-04-30

申请号：CN202410327832.8

申请日：2024-03-21

申请人： 粤芯半导体技术股份有限公司

发明人： 贾晓峰 ,  陈献龙 ,  卢金德 ,  姚康 ,  鄢江兵

IPC分类号： H01L21/768 ,  H01L21/67 ,  H01L21/66 ,  G06F16/2457 ,  G06F16/28 ,  G06F17/18

摘要： 本申请实施例提供了一种铜互连结构制备方法、装置、设备以及存储介质，该方法包括：获取输入的待处理产品片中阻挡层的铜互连结构的目标接触电阻，将目标接触电阻输入至预先构建的曲线拟合模型得到目标蚀刻沉积比；在设置的参数对照表中查询确定对应目标蚀刻沉积比的至少一组候选工艺参数，从至少一组候选工艺参数中确定满足产品可靠性条件的目标工艺参数；根据目标工艺参数生成待处理产品片中阻挡层的符合目标接触电阻的铜互连结构。实现了高效适配目标接触电阻进行铜互连结构的生成，提高铜金属互连的可靠性。

公开(公告)号：CN116190209B

公开(公告)日：2024-03-22

申请号：CN202310170157.8

申请日：2023-02-27

申请人： 粤芯半导体技术股份有限公司

发明人： 张正 ,  庄琼阳 ,  贾晓峰 ,  陈献龙

IPC分类号： H01L21/02 ,  H01L21/768

摘要： 本发明提供一种低介电常数介质层及金属互连结构的制作方法，通过优化低介电常数介质层的制备方法中前驱物和含氧的反应气体的组分配比，使所述低介电常数介质层具有改善的机械强度同时其介电常数变化不大。本发明的金属互连结构的制作方法中包括根据前述的低介电常数介质层的制作方法制作金属间介质层，所述金属间介质层具有接近于氧化层的硬度，减轻机械强度失配导致的形变；同时，在后续的刻蚀工艺中金属间介质层的刻蚀抗性提升，所述金属间介质层相对于用作保护层的氧化层的刻蚀选择性降低，改善金属间介质层中刻蚀形成的通孔或沟槽形貌，避免刻蚀图形异常而增加后续金属填充工艺的难度和/或引入孔洞，有利于提升元件之间的电性能。

公开(公告)号：CN117198915A

公开(公告)日：2023-12-08

申请号：CN202311466003.X

申请日：2023-11-07

申请人： 粤芯半导体技术股份有限公司

发明人： 鄢江兵 ,  陈献龙 ,  李志华 ,  卢金德 ,  贾晓峰

IPC分类号： H01L21/66 ,  H01L21/283 ,  H01L21/67

摘要： 本申请实施例涉及一种晶圆背面工艺的监测方法以及监测晶圆的制备方法，包括：提供待处理的监测晶圆；对待处理的监测晶圆执行背面工艺，以得到监测晶圆；背面工艺包括形成背面金属层，背面金属层与待处理的监测晶圆的接触处形成有刺入待处理的监测晶圆的突刺结构；对待处理的监测晶圆执行的背面工艺与对产品晶圆执行的背面工艺部分或全部相同，且对于部分相同的情况，至少包括形成背面金属层在内的部分背面工艺相同；剥离背面金属层，暴露出突刺结构；检测突刺结构的形貌参数，将形貌参数与预设范围进行比较，根据比较结果判断对产品晶圆执行的至少部分背面工艺是否满足预期要求。由此提高监测效率，避免造成晶圆的浪费，节约生产成本。

公开(公告)号：CN116936398B

公开(公告)日：2023-11-24

申请号：CN202311200353.1

申请日：2023-09-18

申请人： 粤芯半导体技术股份有限公司

发明人： 贾晓峰 ,  卢金德 ,  鄢江兵 ,  陈献龙

IPC分类号： H01L21/66 ,  H01L23/544

摘要： 本申请实施例提供了一种晶圆的洗边结果检测方法、装置、设备以及存储介质，该方法包括：获取设置的量测参数信息；然后，根据总量信息、位置信息以及量测比例，从待量测结构中确定目标量测结构；接着，基于量测控制参数，测量得到每个目标量测结构对应的第一量测区域与第二量测区域之间的高度差以及电势差，并计算得到对应的高度差平均值以及电势差平均值；最后，根据高度差平均值、电势差平均值以及预设均值范围，确定晶圆的洗边完成度结果。本方案通过对于待量测结构的高度差以及电势差进行抽样测量和均值计算，有效结合设置的阈值条件进行洗边结果的完成度判断，为后续制程提供准确且可靠的结果参考，有利于产品品质管控以及金属污染管控。

公开(公告)号：CN117954390B

公开(公告)日：2024-06-21

申请号：CN202410327832.8

申请日：2024-03-21

申请人： 粤芯半导体技术股份有限公司

发明人： 贾晓峰 ,  陈献龙 ,  卢金德 ,  姚康 ,  鄢江兵

IPC分类号： H01L21/768 ,  H01L21/67 ,  H01L21/66 ,  G06F16/2457 ,  G06F16/28 ,  G06F17/18

摘要： 本申请实施例提供了一种铜互连结构制备方法、装置、设备以及存储介质，该方法包括：获取输入的待处理产品片中铜互连结构的目标接触电阻，将目标接触电阻输入至预先构建的曲线拟合模型得到目标蚀刻沉积比；在设置的参数对照表中查询确定对应目标蚀刻沉积比的至少一组候选工艺参数，从至少一组候选工艺参数中确定满足产品可靠性条件的目标工艺参数；根据目标工艺参数生成待处理产品片中阻挡层的符合目标接触电阻的铜互连结构。实现了高效适配目标接触电阻进行铜互连结构的生成，提高铜金属互连的可靠性。

公开(公告)号：CN117577554B

公开(公告)日：2024-03-22

申请号：CN202410051422.5

申请日：2024-01-15

申请人： 粤芯半导体技术股份有限公司

发明人： 鄢江兵 ,  贾晓峰 ,  卢金德 ,  李志华 ,  陈献龙

IPC分类号： H01L21/66 ,  H01L29/417

摘要： 本发明提供一种半导体沟槽形貌的检测方法及检测系统，所述半导体沟槽形貌的检测方法包括：提供半导体衬底，其上具有半导体沟槽；形成第一材料层填充满半导体沟槽；蚀刻去除半导体沟槽内预设厚度的第一材料层；形成第二材料层覆盖半导体衬底的表面、半导体沟槽暴露的侧壁及第一材料层的表面；对半导体衬底执行脱气处理；对第二材料层执行外观缺陷扫描，判断半导体沟槽内的第二材料层是否具有凸出状缺陷，若是，半导体沟槽形貌异常；若否，半导体沟槽形貌正常。本发明中，通过提供一种半导体沟槽形貌的检测方法及检测系统，用以提高检测半导体衬底上半导体沟槽形貌的有效性。

公开(公告)号：CN117198915B

公开(公告)日：2024-02-27

申请号：CN202311466003.X

申请日：2023-11-07

申请人： 粤芯半导体技术股份有限公司

发明人： 鄢江兵 ,  陈献龙 ,  李志华 ,  卢金德 ,  贾晓峰

IPC分类号： H01L21/66 ,  H01L21/283 ,  H01L21/67

摘要： 本申请实施例涉及一种晶圆背面工艺的监测方法以及监测晶圆的制备方法，包括：提供待处理的监测晶圆；对待处理的监测晶圆执行背面工艺，以得到监测晶圆；背面工艺包括形成背面金属层，背面金属层与待处理的监测晶圆的接触处形成有刺入待处理的监测晶圆的突刺结构；对待处理的监测晶圆执行的背面工艺与对产品晶圆执行的背面工艺部分或全部相同，且对于部分相同的情况，至少包括形成背面金属层在内的部分背面工艺相同；剥离背面金属层，暴露出突刺结构；检测突刺结构的形貌参数，将形貌参数与预设范围进行比较，根据比较结果判断对产品晶圆执行的至少部分背面工艺是否满足预期要求。由此提高监测效率，避免造成晶圆的浪费，节约生产成本。

公开(公告)号：CN118280825B

公开(公告)日：2024-08-27

申请号：CN202410712260.5

申请日：2024-06-04

申请人： 粤芯半导体技术股份有限公司

发明人： 卢金德 ,  贾晓峰 ,  鄢江兵 ,  陈献龙

IPC分类号： H01L21/28 ,  H01L21/768 ,  H01L23/538 ,  H01L29/47

摘要： 本发明提供一种半导体结构及其制作方法，包括以下步骤：提供一半导体衬底，于半导体衬底上表层形成间隔设置的第一掺杂区及第二掺杂区；形成覆盖半导体衬底上表面的层间介质层并于层间介质层中形成底面显露出第一掺杂区的第一接触孔及底面显露出第二掺杂区的第二接触孔；于第一接触孔底部显露的第一掺杂区部分上表面及第二接触孔底部显露的第二掺杂区上表面形成隧穿氧化层；形成分别填充第一接触孔的第一连接层以及填充第二接触孔的第二连接层。本发明的半导体结构及其制作方法形成位于第一掺杂区与第一连接层、第二掺杂区与第二连接层之间的隧穿氧化层，形成隧穿氧化层的工艺要求低，降低了工艺成本，且形成的隧穿氧化层有效降低了接触电阻。

公开(公告)号：CN117127154B

公开(公告)日：2024-08-06

申请号：CN202311337022.2

申请日：2023-10-16

申请人： 粤芯半导体技术股份有限公司

发明人： 卢金德 ,  贾晓峰 ,  鄢江兵 ,  陈献龙

IPC分类号： C23C14/34 ,  C23C14/02 ,  C23C14/16 ,  C23C14/54 ,  H01L21/768 ,  H01L21/3205

摘要： 本申请提供了一种半导体器件中的互连金属的沉积方法，其中，该方法包括：在待沉积衬底的表面上按照第一预设沉积条件执行互连金属的第一次沉积操作，以得到在所述待沉积衬底的表面上沉积的第一沉积层，第一预设沉积条件用于限制第一沉积层的互连金属的晶粒尺寸；在所述第一沉积层的表面按照第二预设沉积条件执行互连金属的第二次沉积操作，以在所述第一沉积层的表面沉积第二沉积层，第二预设沉积条件用于限制沉积过程中互连金属的原子迁移率及沉积速率；在所述第二沉积层的表面按照第三预设沉积条件执行互连金属的第三次沉积操作，以在所述第二沉积层的表面沉积的第三沉积层，第三预设沉积条件用于限制沉积操作形成的沉积层厚度及沉积速率。