-
公开(公告)号：CN101866324B
公开(公告)日：2014-10-22
申请号：CN201010164430.9
申请日：2010-04-15
Applicant: 罗姆股份有限公司
IPC: G06F13/00
CPC classification number: H04N5/765 , H04N5/907 , H04N9/8042
Abstract: 本发明涉及半导体装置和利用了该半导体装置的行车记录仪，半导体装置具有：端子，用于在所述半导体装置外部连接多个总线；总线接口电路，用于在所述半导体装置内部将所述多个总线作为同一总线来处理；和控制器，与所述总线接口电路连接。
-
公开(公告)号：CN117716347A
公开(公告)日：2024-03-15
申请号：CN202280052505.5
申请日：2022-06-15
Applicant: 罗姆股份有限公司
IPC: G06F15/78
Abstract: 例如，一种半导体装置100包括第一区域120A、第二区域120B、第一测试电路A和第二测试电路B，所述第一区域构成为不管是处于第一操作模式(正常模式)还是处于第二操作模式(待机模式)都始终保持在通电状态，所述第二区域构成为在所述第一操作模式下处于通电状态并且在所述第二操作模式下处于断电状态，所述第一测试电路构成为在所述第一区域120A中实施，所述第二测试电路构成为在所述第二区域120B中实施。
-
公开(公告)号：CN1720506A
公开(公告)日：2006-01-11
申请号：CN200480001660.6
申请日：2004-07-29
Applicant: 罗姆股份有限公司
IPC: G06F12/00
CPC classification number: G06F13/1689 , Y02D10/14
Abstract: 为了控制同步存储器，需要同步信号并且通常使用时钟信号。结果，在功耗等方面有改进的余地。同步信号产生电路(22)从异步访问信号产生用于同步存储器的同步信号。主访问电路(24)产生满足所述同步信号所需的定时关系的命令。辅助访问电路(26)代表不同于主机CPU的数据处理实体而产生访问信号。RAM(30)为同步存储器。因为同步信号产生电路(22)和辅助访问电路(26)产生同步访问信号，所以保证了对同步存储器的有效访问，尽管从外部来看异步存储器得到控制。
-
公开(公告)号：CN117716348A
公开(公告)日：2024-03-15
申请号：CN202280052910.7
申请日：2022-06-15
Applicant: 罗姆股份有限公司
IPC: G06F15/78
Abstract: 一种半导体装置100包括例如内部电路160(例如，CPU)、外部端子T11和T12(例如，CPU的调试控制端子)、以及测试电路150，所述外部端子T11和T12构成为由内部电路160在非测试模式(例如，CPU的调试模式)下使用，所述测试电路150构成为在检测到特定专用测试模式控制样式已经被输入到所述外部端子T11和T12时使得发生从所述非测试模式到测试模式的转变。
-
公开(公告)号：CN117546281A
公开(公告)日：2024-02-09
申请号：CN202280044122.3
申请日：2022-06-13
Applicant: 罗姆股份有限公司
IPC: H01L21/82
Abstract: 例如，I/O电路(140)通过自由地组合单元库(10)中包括的多种标准单元来形成。所述多种标准单元至少包括第一标准单元(11X、11Y)和第二标准单元(12A)。所述第一标准单元(11X、11Y)包括第一保护元件(11Xa、11Ya)和第一电源线(L11)，所述第一电源线(L11)形成在所述第一保护元件(11Xa、11Ya)上方的区域中，以便与所述第一保护元件(11Xa、11Ya)导通。所述第二标准单元(12A)包括第二保护元件(12a)和第二电源线(L21)，所述第二保护元件(12a)以与所述第一保护元件(11Xa、11Ya)的布局相同的布局形成，所述第二电源线(L21)形成在所述第二保护元件(12a)上方的区域中，以便在与所述第一电源线(L11)隔离的同时与所述第二保护元件(12a)导通。
-
Patent Agency Ranking
公开(公告)号：CN113692562B
公开(公告)日：2023-10-13
申请号：CN202080028685.4
申请日：2020-03-17
Applicant: 罗姆股份有限公司
Abstract: 由异步复位信号(RSTN)生成同步复位信号(SRSTN)。从级联排列连接的L个FF(21)中的末级FF输出同步复位信号。从级联排列连接的M个FF(31)中的末级FF输出第一错误判定信号(E1)。在级联排列连接的N个FF(41)中，初级FF接收第一错误判定信号，并由末级FF输出第二错误判定信号(E2)。基于三个输出，判定电路的故障的有无。L、M、N满足M≥2，L≥M+1，并且M+N≥L+1。
-
公开(公告)号：CN100371911C
公开(公告)日：2008-02-27
申请号：CN200480001660.6
申请日：2004-07-29
Applicant: 罗姆股份有限公司
IPC: G06F12/00
CPC classification number: G06F13/1689 , Y02D10/14
Abstract: 为了控制同步存储器，需要同步信号并且通常使用时钟信号。结果，在功耗等方面有改进的余地。同步信号产生电路(22)从异步访问信号产生用于同步存储器的同步信号。主访问电路(24)产生满足所述同步信号所需的定时关系的命令。辅助访问电路(26)代表不同于主机CPU的数据处理实体而产生访问信号。RAM(30)为同步存储器。因为同步信号产生电路(22)和辅助访问电路(26)产生同步访问信号，所以保证了对同步存储器的有效访问，尽管从外部来看异步存储器得到控制。
-
公开(公告)号：CN117882091A
公开(公告)日：2024-04-12
申请号：CN202280057809.0
申请日：2022-08-25
Applicant: 罗姆股份有限公司
Abstract: 一种机器学习装置(1)包括数据转换单元(2)、机器学习推断单元(3)和计算电路单元(4)，所述数据转换单元被配置为将输入到其的时间序列数据(D1)转换为频率特征量数据(D2)，所述机器学习推断单元被配置为基于所述频率特征量数据执行机器学习推断，所述计算电路单元被配置为由所述数据转换单元和所述机器学习推断单元共同使用。
-
公开(公告)号：CN113692562A
公开(公告)日：2021-11-23
申请号：CN202080028685.4
申请日：2020-03-17
Applicant: 罗姆股份有限公司
Abstract: 由异步复位信号(RSTN)生成同步复位信号(SRSTN)。从级联排列连接的L个FF(21)中的末级FF输出同步复位信号。从级联排列连接的M个FF(31)中的末级FF输出第一错误判定信号(E1)。在级联排列连接的N个FF(41)中，初级FF接收第一错误判定信号，并由末级FF输出第二错误判定信号(E2)。基于三个输出，判定电路的故障的有无。L、M、N满足M≥2，L≥M+1，并且M+N≥L+1。
-
公开(公告)号：CN101866324A
公开(公告)日：2010-10-20
申请号：CN201010164430.9
申请日：2010-04-15
Applicant: 罗姆股份有限公司
IPC: G06F13/00
CPC classification number: H04N5/765 , H04N5/907 , H04N9/8042
Abstract: 本发明涉及半导体装置和利用了该半导体装置的行车记录仪，半导体装置具有：端子，用于在所述半导体装置外部连接多个总线；总线接口电路，用于在所述半导体装置内部将所述多个总线作为同一总线来处理；和控制器，与所述总线接口电路连接。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.015 seconds)
