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公开(公告)号：CN102195618B
公开(公告)日：2015-09-09
申请号：CN201110039457.X
申请日：2011-02-15
Applicant: 罗姆股份有限公司
CPC classification number: G11C14/0072 , H03K3/356008 , H03K3/45 , H03K19/0016
Abstract: 本发明提出了一种数据保持器件，包括：环路结构部分LOOP，使用在环路中连接的多个逻辑门(NAND3和NAND4)来保持数据；非易失性存储部分(NVM)，使用铁电元件的磁滞特性以非易失性方式存储保持在环路结构部分(LOOP)中的数据；电路分离部分(SEP)，用于将环路结构部分(LOOP)与非易失性存储部分(NVM)电分离；以及设置/重置控制器(SRC)，基于存储在非易失性存储部分(NVM)中的数据来产生预定设置信号(SNL)或重置信号(RNL)，其中，根据所述设置信号(SNL)和重置信号(RNL)将多个逻辑门分别设置和重置为任意输出逻辑电平。
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公开(公告)号：CN102195618A
公开(公告)日：2011-09-21
申请号：CN201110039457.X
申请日：2011-02-15
Applicant: 罗姆股份有限公司
CPC classification number: G11C14/0072 , H03K3/356008 , H03K3/45 , H03K19/0016
Abstract: 本发明提出了一种数据保持器件，包括：环路结构部分LOOP，使用在环路中连接的多个逻辑门(NAND3和NAND4)来保持数据；非易失性存储部分(NVM)，使用铁电元件的磁滞特性以非易失性方式存储保持在环路结构部分(LOOP)中的数据；电路分离部分(SEP)，用于将环路结构部分(LOOP)与非易失性存储部分(NVM)电分离；以及设置/重置控制器(SRC)，基于存储在非易失性存储部分(NVM)中的数据来产生预定设置信号(SNL)或重置信号(RNL)，其中，根据所述设置信号(SNL)和重置信号(RNL)将多个逻辑门分别设置和重置为任意输出逻辑电平。
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公开(公告)号：CN101960719B
公开(公告)日：2013-05-01
申请号：CN200980107095.4
申请日：2009-01-08
Applicant: 罗姆股份有限公司
IPC: H03K19/00
CPC classification number: H03K19/20 , G11C11/22 , H03K3/0375
Abstract: 本发明提供一种非易失性存储门装入型逻辑电路，其装入电源断开后也可以保持数据的非易失性存储门，当进入待机状态时，可以同时断开电源。非易失性存储门装入型逻辑电路(10)具备具有逻辑门(16)的逻辑运算部(14)和非易失性存储门(12)，所述非易失性存储门(12)具有：非易失性存储部(18)；数据接口控制部(22)，其邻接于非易失性存储部(18)而配置，接收用于向非易失性存储部(18)的数据写入及从非易失性存储部(18)的数据读取的非易失性存储控制信号(NVCTL)；易失性存储部(24)，其邻接于非易失性存储部(18)而配置，接收数据输入信号(D)及时钟信号(CLK)，输出数据输出信号(Q)。
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公开(公告)号：CN100465875C
公开(公告)日：2009-03-04
申请号：CN200480003727.X
申请日：2004-02-02
Applicant: 罗姆股份有限公司
IPC: G06F7/00
CPC classification number: G11C15/046 , G06F7/4824 , G06F7/5332 , G06F2207/3884
Abstract: 提供一种可以用非易失性存储元件，存储数据和进行高可靠性并且高速的数据逻辑运算的逻辑运算电路等。以让用于负载的强电介质电容器(Cs′)的残留极化状态(s′)与用于存储的强电介质电容器(Cs)的残留极化状态(s)相反的方式，积极变更强电介质电容器(Cs′)的残留极化状态。在运算动作中，当基准电位c＝0时，即便将第二被运算数据x＝1赋予残留极化状态s(第一被运算数据)＝0的强电介质电容器(Cs)，强电介质电容器(Cs)也不发生极化反相。即便进行s＝0、x＝1以外的组合，强电介质电容器(Cs)也不发生极化反相。又，当将x＝1赋予s＝0的强电介质电容器(Cs)时耦合节点表示的电位VA＝VA(0)，与当将x＝1赋予s＝1的强电介质电容器(Cs)时耦合节点表示的电位VA＝VA(1)之差大。
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公开(公告)号：CN1291552C
公开(公告)日：2006-12-20
申请号：CN03802858.1
申请日：2003-01-22
Applicant: 罗姆股份有限公司
IPC: H03K19/20 , H03K19/185 , G11C11/22 , G11C11/15
CPC classification number: G11C11/22 , G11C7/1006 , H03K19/185
Abstract: 提供一种能够使用强电介质电容进行数据逻辑运算的逻辑运算电路和逻辑运算方法。逻辑运算电路(1)具备强电介质电容(CF1、CF2)、晶体管(MP)。强电介质电容(CF1)保持着逻辑算子所对应的极化状态P1。在运算、存储动作时，在强电介质电容(CF1)的第1端子(3)和第2端子(5)上分别施加第1运算数据y1＝1所对应的电源电位Vdd和第2运算数据y2＝0所对应的接地电位GND。由此，强电介质电容(CF1)的极化状态移至P4。P4所对应的残留极化状态为P2。对于y1和y2的组合(0-0，0-1，1-0，1-1)，残留极化状态为P1，P1，P2，P1。在以后的读出动作中，通过晶体管(MP)得到对应于该残留极化状态的输出。
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Patent Agency Ranking
公开(公告)号：CN1625838A
公开(公告)日：2005-06-08
申请号：CN03802859.X
申请日：2003-01-22
Applicant: 罗姆股份有限公司
IPC: H03K19/20 , H03K19/185 , G11C11/22 , G11C11/15
CPC classification number: H03K19/185 , G11C7/1006 , G11C11/22 , G11C2207/104 , H03K19/16
Abstract: 提供一种使用强电介质电容能够进行数据逻辑运算的逻辑运算电路和逻辑运算方法。逻辑运算电路(1)具备强电介质电容(CF)、晶体管(MP)。强电介质电容(CF)保持着第1运算数据(y)所对应的极化状态P1(y＝1)或者P2(y＝0)。在运算动作时，在强电介质电容(CF)的第1端子(3)预充电到电源电位(Vdd)之后，将第2运算数据(x)所对应的电位即接地电位(GND，x＝1)或者电源电位(Vdd，x＝0)，通过位线(BL)，施加在第2端子(5)上。根据适当设定晶体管(MP)的阈值电压(Vth)，对y和x的组合(0－0，0－1，1－0，1－1)，晶体管(MP)为(ON、ON、ON、OFF)。
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公开(公告)号：CN113692562A
公开(公告)日：2021-11-23
申请号：CN202080028685.4
申请日：2020-03-17
Applicant: 罗姆股份有限公司
Abstract: 由异步复位信号(RSTN)生成同步复位信号(SRSTN)。从级联排列连接的L个FF(21)中的末级FF输出同步复位信号。从级联排列连接的M个FF(31)中的末级FF输出第一错误判定信号(E1)。在级联排列连接的N个FF(41)中，初级FF接收第一错误判定信号，并由末级FF输出第二错误判定信号(E2)。基于三个输出，判定电路的故障的有无。L、M、N满足M≥2，L≥M+1，并且M+N≥L+1。
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公开(公告)号：CN101960531B
公开(公告)日：2014-09-10
申请号：CN200980106654.X
申请日：2009-01-08
Applicant: 罗姆股份有限公司
IPC: G11C11/22
CPC classification number: G11C11/22 , G11C7/12 , G11C11/4094
Abstract: 本发明提供一种铁电存储器装置。通过按DRAM模式和FRAM模式分别设定BL上的电容，使DRAM模式下的BL电容减小化导致的高速化，和在FRAM模式下的BL电容确保兼顾并存。铁电存储器装置包括：在列方向配置的多个位线BL；在行方向配置的多个字线WL；多个极板线PL和位线电容控制线BLC；配置于多个位线BL与多个字线WL以及多个极板线PL的交叉部、且由铁电电容器CF和存储器单元晶体管QM构成的铁电存储器单元(32)；配置于多个位线BL和位线电容控制线BLC的交叉部、且由负载电容CL和负载电容调节晶体管QL构成的负载电容调节单元(34)。
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公开(公告)号：CN102171675A
公开(公告)日：2011-08-31
申请号：CN200980138966.9
申请日：2009-09-25
Applicant: 罗姆股份有限公司
CPC classification number: G06F1/3228 , G06F1/3265 , G06F1/3287 , H04M1/7253 , H04W52/027 , H04W52/028 , Y02D10/153 , Y02D10/171 , Y02D70/142 , Y02D70/144 , Y02D70/164
Abstract: 本发明提供一种电子设备，具有：电源；处理部，其具有非易失性寄存器并根据来自所述电源的供电来进行对所述非易失性寄存器的数据输入输出，由此进行规定的处理；外部信号输入部，其对所述处理部输入外部信号；和供电控制部，其在所述处理部的处理状态被存储于所述非易失性寄存器中的状态下，维持对所述外部信号的响应性并切断从所述电源对所述处理部的供电，并且响应所述外部信号来再开从所述电源对所述处理部的供电。
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公开(公告)号：CN101960719A
公开(公告)日：2011-01-26
申请号：CN200980107095.4
申请日：2009-01-08
Applicant: 罗姆股份有限公司
IPC: H03K19/00
CPC classification number: H03K19/20 , G11C11/22 , H03K3/0375
Abstract: 本发明提供一种非易失性存储门装入型逻辑电路，其装入电源断开后也可以保持数据的非易失性存储门，当进入待机状态时，可以同时断开电源。非易失性存储门装入型逻辑电路(10)具备具有逻辑门(16)的逻辑运算部(14)和非易失性存储门(12)，所述非易失性存储门(12)具有：非易失性存储部(18)；数据接口控制部(22)，其邻接于非易失性存储部(18)而配置，接收用于向非易失性存储部(18)的数据写入及从非易失性存储部(18)的数据读取的非易失性存储控制信号(NVCTL)；易失性存储部(24)，其邻接于非易失性存储部(18)而配置，接收数据输入信号(D)及时钟信号(CLK)，输出数据输出信号(Q)。
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