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公开(公告)号：CN118689831B
公开(公告)日：2024-11-19
申请号：CN202411181898.7
申请日：2024-08-27
Applicant: 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC: G06F13/42
Abstract: 本发明公开了一种数据采样方法及装置，涉及通信技术领域。SPI主机芯片在对第一个数据帧采样的过程中，获取传输第一个数据帧的第一路径延迟，基于第一路径延迟确定校准值。对于第一个数据帧之后的每个第一数据比特，在获取到传输第一数据比特的第二路径延迟的情况下，基于第二路径延迟、参考波特率和参考采样延迟时间确定目标采样延迟时间，基于参考波特率和目标采样延迟时间对第一数据比特进行采样。由于SPI主机芯片在采集第一数据比特的过程中，基于参考波特率、参考采样延迟时间和受当前传输环境影响所确定的第二路径延迟，确定与当前传输环境相适配的目标采样延迟时间，基于该目标采样延迟时间对第一数据比特采样，由此确保了数据采样的准确性。
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公开(公告)号：CN117909280B
公开(公告)日：2024-06-04
申请号：CN202410307523.4
申请日：2024-03-18
Applicant: 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC: G06F13/42
Abstract: 本发明公开了一种SPI主机逻辑电路及SPI主机，其中，SPI主机逻辑电路包括：时序控制模块、路径延迟检测模块、采集信号生成模块和数据接收模块，时序控制模块被配置为响应于使能信号，控制路径延迟检测模块进行路径延迟检测；路径延迟检测模块被配置为在输出从机选择有效电平给SPI从机时，采用工作时钟进行计时，并通过数据接收模块采集到SPI从机发送的主收从发信号的有效边沿时，确定工作时钟的计时时间，其中，计时时间用于表征路径延迟检测结果；时序控制模块还被配置为根据路径延迟检测结果配置分频系数和延迟采集时间；采集信号生成模块被配置为根据分频系数和延迟采集时间生成采集信号，采集信号用于控制数据接收模块进行数据采集。
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公开(公告)号：CN117909280A
公开(公告)日：2024-04-19
申请号：CN202410307523.4
申请日：2024-03-18
Applicant: 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC: G06F13/42
Abstract: 本发明公开了一种SPI主机逻辑电路及SPI主机，其中，SPI主机逻辑电路包括：时序控制模块、路径延迟检测模块、采集信号生成模块和数据接收模块，时序控制模块被配置为响应于使能信号，控制路径延迟检测模块进行路径延迟检测；路径延迟检测模块被配置为在输出从机选择有效电平给SPI从机时，采用工作时钟进行计时，并通过数据接收模块采集到SPI从机发送的主收从发信号的有效边沿时，确定工作时钟的计时时间，其中，计时时间用于表征路径延迟检测结果；时序控制模块还被配置为根据路径延迟检测结果配置分频系数和延迟采集时间；采集信号生成模块被配置为根据分频系数和延迟采集时间生成采集信号，采集信号用于控制数据接收模块进行数据采集。
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Patent Agency Ranking
公开(公告)号：CN116069698B
公开(公告)日：2023-10-31
申请号：CN202310226457.3
申请日：2023-03-10
Applicant: 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
Abstract: 本发明公开了一种SPI数据传输方法和装置，用于主从设备间的数据传输，方法包括：主设备检测CS端口的电平和输出使能信号的电平；当CS端口的电平为第一电平且输出使能信号为第一电平时，主设备将CS端口的电平由第一电平变为第二电平，并生成第一数据传输时钟，基于第一数据传输时钟通过MOSI端口与从设备进行数据传输；当CS端口的电平为第二电平时，主设备确定从设备发出传输申请，继续检测，待检测到CS端口的电平为第一电平时，主设备将CS端口的电平由第一电平变为第二电平，并生成第二数据传输时钟，使从设备基于第二数据传输时钟通过MISO端口与主设备进行数据传输。该方法能够避免无效数据的发送或数据的丢失。
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公开(公告)号：CN116069698A
公开(公告)日：2023-05-05
申请号：CN202310226457.3
申请日：2023-03-10
Applicant: 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
Abstract: 本发明公开了一种SPI数据传输方法和装置，用于主从设备间的数据传输，方法包括：主设备检测CS端口的电平和输出使能信号的电平；当CS端口的电平为第一电平且输出使能信号为第一电平时，主设备将CS端口的电平由第一电平变为第二电平，并生成第一数据传输时钟，基于第一数据传输时钟通过MOSI端口与从设备进行数据传输；当CS端口的电平为第二电平时，主设备确定从设备发出传输申请，继续检测，待检测到CS端口的电平为第一电平时，主设备将CS端口的电平由第一电平变为第二电平，并生成第二数据传输时钟，使从设备基于第二数据传输时钟通过MISO端口与主设备进行数据传输。该方法能够避免无效数据的发送或数据的丢失。
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公开(公告)号：CN118689831A
公开(公告)日：2024-09-24
申请号：CN202411181898.7
申请日：2024-08-27
Applicant: 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC: G06F13/42
Abstract: 本发明公开了一种数据采样方法及装置，涉及通信技术领域。SPI主机芯片在对第一个数据帧采样的过程中，获取传输第一个数据帧的第一路径延迟，基于第一路径延迟确定校准值。对于第一个数据帧之后的每个第一数据比特，在获取到传输第一数据比特的第二路径延迟的情况下，基于第二路径延迟、参考波特率和参考采样延迟时间确定目标采样延迟时间，基于参考波特率和目标采样延迟时间对第一数据比特进行采样。由于SPI主机芯片在采集第一数据比特的过程中，基于参考波特率、参考采样延迟时间和受当前传输环境影响所确定的第二路径延迟，确定与当前传输环境相适配的目标采样延迟时间，基于该目标采样延迟时间对第一数据比特采样，由此确保了数据采样的准确性。
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公开(公告)号：CN115050410A
公开(公告)日：2022-09-13
申请号：CN202210984723.4
申请日：2022-08-17
Applicant: 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司
Abstract: 本发明公开了一种可擦除非易失性存储器的控制装置、系统以及控制芯片，装置包括：可擦除非易失性存储阵列，具有多个扇区；读写单元，与可擦除非易失性存储阵列连接；指令寄存器，用于接收系统总线传输的扇区刷新指令，并根据扇区刷新指令输出触发信号和相应的扇区选择信号；刷新控制单元，与读写单元、指令寄存器分别连接，用于在接收到触发信号和扇区选择信号后，取得对可擦除非易失性存储阵列的读写控制权和确定可擦除非易失性存储阵列的目标扇区，并通过读写单元对目标扇区进行刷新操作。该装置可提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低。
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公开(公告)号：CN115050410B
公开(公告)日：2022-11-04
申请号：CN202210984723.4
申请日：2022-08-17
Applicant: 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司
Abstract: 本发明公开了一种可擦除非易失性存储器的控制装置、系统以及控制芯片，装置包括：可擦除非易失性存储阵列，具有多个扇区；读写单元，与可擦除非易失性存储阵列连接；指令寄存器，用于接收系统总线传输的扇区刷新指令，并根据扇区刷新指令输出触发信号和相应的扇区选择信号；刷新控制单元，与读写单元、指令寄存器分别连接，用于在接收到触发信号和扇区选择信号后，取得对可擦除非易失性存储阵列的读写控制权和确定可擦除非易失性存储阵列的目标扇区，并通过读写单元对目标扇区进行刷新操作。该装置可提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低。
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