公开(公告)号：CN118672944A

公开(公告)日：2024-09-20

申请号：CN202311857735.1

申请日：2023-12-29

申请人： 英特尔公司

发明人： 杰森·布兰特 ,  伊都·乌齐尔 ,  迈克尔·奇诺维斯 ,  拉乌尔·里瓦斯·托莱达诺 ,  吉尔伯特·奈格 ,  安德烈亚斯·克伦 ,  雅各·道克 ,  安德鲁·纳尔逊

IPC分类号： G06F12/10

摘要： 本公开涉及用于降低功率TLB管理的装置和方法。例如，一种处理器的一个实施例包括：多个核心；多个核心中的第一核心包括：第一转译后备缓冲器(TLB)，用于存储与页表游走操作相关联的地址转译，以及功率管理逻辑，用于使得第一核心进入到第一低功率状态中，在该第一低功率状态中，第一TLB中的地址转译不再有效，其中，在进入到低功率状态中之前，第一核心在一存储器位置中写入指出第一TLB不再包含有效地址转译的指示；多个核心中的第二核心，用于执行要求使先前存储在第一TLB中的地址转译中的一个或多个地址转译无效的操作，第二核心基于该指示来确定是否要向第一核心发送使该一个或多个地址转译无效的请求。

公开(公告)号：CN118689545A

公开(公告)日：2024-09-24

申请号：CN202311838427.4

申请日：2023-12-28

申请人： 英特尔公司

发明人： 安德烈亚斯·克伦 ,  大卫·谢菲尔德 ,  邹翔 ,  杰森·布兰特

IPC分类号： G06F9/4401 ,  G06F9/30

摘要： 本申请涉及引导应用处理器的装置和方法。一种用于将处理器直接引导到分页64比特执行环境中的装置和方法。例如，一种处理器的一个实施例包括：寄存器，用于存储与安全引导过程有关的第一值和第二值；多个核心，其中至少一个核心用于执行包括以下在内的操作：接收第一初始化消息，该核心作为响应清除多个寄存器；接收第二初始化消息并且作为响应读取第一和第二值，第一值指示出是否支持第一初始化模式，并且第二值包括标识包括多个状态值的数据结构的地址指针；并且响应于第一值指示出支持第一初始化模式并且数据结构指示出使能分页64比特执行环境，利用来自数据结构的状态值来初始化分页64比特执行环境。

公开(公告)号：CN118689539A

公开(公告)日：2024-09-24

申请号：CN202311857934.2

申请日：2023-12-29

申请人： 英特尔公司

发明人： 杰伊·罗勒 ,  戴维·谢菲尔德 ,  邹翔 ,  迈克尔·基尼 ,  查尔斯·霍尔索斯 ,  托马斯·托尔 ,  萨莱沙维·费雷德·伊特巴雷克 ,  安德烈亚斯·克伦 ,  凯沙万·蒂鲁瓦卢尔 ,  萨拉蒂·贾亚库马尔 ,  倪瑞煜

IPC分类号： G06F9/38 ,  G06F9/30

摘要： 本申请涉及用于高效系统管理模式的装置和方法。例如，一种处理器的一个实施例包括：多个核心，该多个核心中的至少第一核心用于执行操作以使得该多个核心进入系统管理模式(SMM)中，所述操作包括：为系统管理RAM(SMRAM)分配存储器区域；将SMRAM状态保存位置写入到第一寄存器；并且在SMRAM中生成页表，包括将虚拟地址空间映射到物理地址空间。