公开(公告)号：CN110023914A

公开(公告)日：2019-07-16

申请号：CN201780072822.2

申请日：2017-11-07

申请人： 英特尔公司

发明人： S·汤米施玛 ,  K·S·贝恩斯

IPC分类号： G06F12/02 ,  G06F9/30 ,  G06F3/06 ,  G06F13/40

摘要： 用于重复写入存储器的可编程数据样式可以使得能够高效地将数据样式写入多个存储器位置，而无需针对每次写入发送数据样式。在一个实施例中，存储器设备包括：输入/输出(I/O)电路，其用于接收命令；寄存器，其用于存储值，该值用于指示响应于接收到命令要写入的数据样式的源；以及存取电路，其用于响应于接收到命令而基于由寄存器中的值指示的源将数据样式写入存储器。

公开(公告)号：CN108604167A

公开(公告)日：2018-09-28

申请号：CN201780009798.8

申请日：2017-01-16

申请人： 英特尔公司

发明人： S·汤米施玛 ,  K·S·贝恩斯

IPC分类号： G06F3/06 ,  G06F12/02

摘要： 示例包括用于写零操作的技术。示例技术包括将写0命令转发到存储器设备，使得对一个或多个存储器区块的列选择线进行内部激活，以使得一个或多个区块的位值或内容具有或存储值0。

公开(公告)号：CN102096611B

公开(公告)日：2017-05-24

申请号：CN201010592177.7

申请日：2010-12-08

申请人： 英特尔公司

发明人： K·S·贝恩斯 ,  D·J·齐默曼 ,  D·W·布热津斯基 ,  M·威廉斯 ,  J·B·哈尔伯特

IPC分类号： G06F11/10

CPC分类号： G06F11/1016

摘要： 用于存储器装置中的差错管理的方法和系统。在本发明的一个实施例中，存储器装置可处理命令和地址奇偶校验差错以及循环冗余校验差错。在本发明的一个实施例中，存储器可通过确定所接收命令的命令位或地址位是否具有任何奇偶校验差错，来检测所接收命令是否具有任何奇偶校验差错。如果检测到所接收命令中的奇偶校验差错或循环冗余校验差错，则触发差错处理机制，以便从错误命令进行恢复。

公开(公告)号：CN102103557B

公开(公告)日：2015-01-28

申请号：CN201010602381.2

申请日：2010-12-21

申请人： 英特尔公司

发明人： K·S·贝恩斯 ,  J·H·萨蒙

IPC分类号： G06F13/16

CPC分类号： G06F13/1678

摘要： 本文描述了可以确定存储器控制器和存储器设备之间的混合模式的存储器控制器。该存储器控制器基于所确定的混合模式生成混合映射。该存储器控制器可以在将数据写入存储器之前使用混合映射来在内部对数据进行混合，从而数据在存储器芯片引脚处以正确的次序出现。在读取时，该控制器可以在进行纠错操作之前使用混合映射在内部对所述数据进行解混合。

公开(公告)号：CN101364209B

公开(公告)日：2012-07-18

申请号：CN200810109658.0

申请日：2008-06-05

申请人： 英特尔公司

发明人： K·S·贝恩斯

IPC分类号： G06F13/16

CPC分类号： G11C7/1006

摘要： 本发明的实施例一般涉及用于将数据屏蔽位传送到存储器装置的系统、方法和设备。在一些实施例中，一种集成电路包括用来将部分写命令发给易失存储器装置的逻辑。此外该集成电路可包括在N位宽的数据总线上将写帧传送到易失存储器装置的逻辑，其中所述写帧包括要在N位宽的数据总线上传送的一个或多个数据屏蔽位。

公开(公告)号：CN102324247A

公开(公告)日：2012-01-18

申请号：CN201110122860.9

申请日：2011-04-11

申请人： 英特尔公司

发明人： K·S·贝恩斯 ,  G·韦吉斯

IPC分类号： G11C11/403

CPC分类号： G11C11/406 ,  G11C11/40611

摘要： 一种系统、设备和方法用于：将存储器模块的多个存储器列中的第一列指定为主列并将一个或多个第二列指定为辅助列；经由在所述存储器模块内部与所述多个存储器列耦合的硬件逻辑，在第一时间(例如Time1)触发所述主列的刷新；以及在一个或多个第二时间(例如Time2到Timen)触发每一个所述辅助列的非重叠交错刷新，所述一个或多个第二时间对应于被指定为所述辅助列的各个存储器列中的每一个列。

公开(公告)号：CN101300558B

公开(公告)日：2010-12-22

申请号：CN200680041314.X

申请日：2006-12-08

申请人： 英特尔公司

发明人： K·S·贝恩斯 ,  J·B·哈尔伯特 ,  R·B·奥斯本

IPC分类号： G06F13/16

CPC分类号： G06F13/1684

摘要： 一种存储芯片，包括：第一存储体组和第二存储体组；映射到所述第一存储体组而不映射到所述第二存储体组的第一数据端口；映射到所述第二存储体组而不映射到所述第一存储体组的第二数据端口；耦合到所述第一数据端口的第一写入缓冲器；耦合到所述第二数据端口的第二写入缓冲器；耦合在所述第一数据端口和所述第一存储体组之间、用于传送数据的第一端口控制电路；以及耦合在所述第二数据端口和所述第二存储体组之间、用于传送数据的第二端口控制电路。

公开(公告)号：CN101097784A

公开(公告)日：2008-01-02

申请号：CN200710129013.9

申请日：2007-06-29

申请人： 英特尔公司

发明人： K·S·贝恩斯

IPC分类号： G11C29/42

CPC分类号： G06F11/1008

摘要： 本发明的实施例一般涉及提高存储装置的可靠性、可用性及可维修性。在一些实施例中，存储装置包含具有存储数据位的第一部分和存储对应于数据位的纠错码(ECC)位的第二部分的存储核心。存储装置还可在与存储核心在同一芯片上包含纠错逻辑部件。在一些实施例中，纠错逻辑部件使存储装置能够计算ECC位并将所存储的ECC位与所计算的ECC位进行比较。

公开(公告)号：CN1890753A

公开(公告)日：2007-01-03

申请号：CN200480036120.1

申请日：2004-12-23

申请人： 英特尔公司

发明人： J·B·哈尔波特 ,  R·M·艾利斯 ,  K·S·贝恩斯 ,  C·B·弗里曼

IPC分类号： G11C7/10 ,  G11C11/4096

CPC分类号： G11C7/1012 ,  G11C7/1048 ,  G11C7/1051 ,  G11C11/4096 ,  G11C2207/005

摘要： 提供和使用绝缘体组以使能通过与子阵列相关联的一行读出放大器进行存储器装置的存储体子阵列内存储器单元的至少一行的内容的高速缓存，从而通过使得与数据直接从存储器单元行读取相比数据从读出放大器行读取的读操作来使能更快速的访问，以读取该至少一行的内容。

公开(公告)号：CN118899021A

公开(公告)日：2024-11-05

申请号：CN202311806214.3

申请日：2023-12-25

申请人： 英特尔公司

发明人： T·欣克 ,  K·S·贝恩斯

IPC分类号： G11C29/42 ,  G11C11/409

摘要： 描述了用于在选择性动态随机存取存储器(DRAM)设备内存储和存取元数据的技术。在一个示例中，一种双列直插式存储器模块(DIMM)包括多个动态随机存取存储器(DRAM)设备，其中多个DRAM设备中的每个DRAM设备包括管芯上ECC比特。所述多个DRAM设备中的至少一个包括用于提供存取以从所述DRAM设备的所述管芯上ECC比特读取和向所述DRAM设备的所述管芯上ECC比特写入的电路模块。所述DIMM包括一个或多个管脚，用于向所述DRAM设备的所述管芯上ECC比特传输元数据或从所述DRAM设备的所述管芯上ECC比特传输元数据。