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公开(公告)号：CN108550592A
公开(公告)日：2018-09-18
申请号：CN201810281640.2
申请日：2018-04-02
Applicant: 重庆邮电大学
IPC: H01L27/144 , H01L31/0352
Abstract: 本发明请求保护一种低暗计数率CMOS SPAD光电器件，在常规的P+/N-well型的SPAD结构基础上加入一层P阱层，P阱层位于P+层和N阱层的中间；于此同时，采用N阱间隙作为该结构的虚拟保护环，也就是在PN结的两侧加入N阱，如摘要附图所示。入射光射入器件在中心N阱处被吸收并产生光生载流子，PN结两侧所采用的是P阱层与N阱层，此时的雪崩结为P-well/N-well结，由于是轻掺杂雪崩结，耗尽区宽度变宽，减少了载流子带间隧穿的概率，从而降低了暗计数率。同时采用虚拟保护环抑制PN结的边缘击穿，虚拟保护的形成原理是相邻N阱之间存在横向扩散，从而在PN结出形成了n-的虚拟保护环。该结构从保护环以及耗尽区宽度两方面进行设计，降低器件的暗电流，从而降低其暗计数率。
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公开(公告)号：CN109948784B
公开(公告)日：2023-04-18
申请号：CN201910003898.0
申请日：2019-01-03
Applicant: 重庆邮电大学
IPC: G06N3/063
Abstract: 本发明请求保护一种基于快速滤波算法的卷积神经网络加速器电路。为了减少卷积神经网络算法(CNN)的计算量，本发明利用快速滤波算法消除了二维卷积运算中卷积窗口之间重叠区域计算的冗余，使得算法强度缩减，提高了卷积计算效率。接着，本发明设计了4并行快速滤波算法的卷积计算加速单元，该单元采用若干小滤波器组成的复杂度较低的并行滤波结构来实现。这对于可编程的FPGA设计来说，不仅可以降低硬件资源的消耗，还可以提升运行速度。同时本文还对激活函数进行了优化设计，利用查找表和多项式结合的分段拟合方法设计了激活函数(sigmoid)的硬件电路，以保证近似的激活函数的硬件电路不会使精度下降。
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公开(公告)号：CN107946389A
公开(公告)日：2018-04-20
申请号：CN201711121289.2
申请日：2017-11-14
Applicant: 重庆邮电大学
IPC: H01L31/0352 , H01L31/107 , H01L31/18
CPC classification number: Y02P70/521 , H01L31/107 , H01L31/035272 , H01L31/03529 , H01L31/1876
Abstract: 本发明请求保护一种针对长波段微弱光的CMOS单光子雪崩二极管，具体结构是：在P型衬底上制作深N阱，然后在深N阱内制作P型重掺杂区，由P+层与深N阱构成PN结，作为雪崩倍增区，P+区周围环绕轻掺杂P阱作为保护环，入射光射入器件后在中等电场强度的深N阱区被吸收，产生的光生载流子向强电场区的雪崩倍增区移动。由于较长波段光产生的电子空穴在器件较深处形成，该发明深N阱可对这部分光信号进行有效探测。深N阱/P衬底作为屏蔽二极管，阻止衬底光生载流子扩散至PN结，从而减少了衬底慢光生载流子扩散对光电探测器响应速度的影响。本发明提高器件在长波段的吸收效率。
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Patent Agency Ranking
公开(公告)号：CN109904273B
公开(公告)日：2020-11-24
申请号：CN201910016321.3
申请日：2019-01-08
Applicant: 重庆邮电大学
IPC: H01L31/107 , H01L31/0352 , H01L29/06
Abstract: 本发明请求保护一种CMOS SPAD器件的等效电路，主要包括P+/中心N阱结阻抗、器件内部两侧的P+/N阱结阻抗、中心N阱/P衬底结阻抗、焊盘阻抗等。在等效电路中加入电流源是为了模拟光生载流子在器件内部的运动情况，其中，P+/中心N阱结的阻抗可以分为倍增区阻抗和漂移区阻抗，Ra、La、Rl代表倍增区阻抗，Rd、Rs代表漂移区阻抗。由于倍增区的交流传导电流相对于交流电压有一个90°的相位延迟引起的，所以在倍增区中存在电感La元件；电容C代表P+/中心N阱的结电容。器件内部两侧的P+/N阱结阻抗采用电容Cp+/n‑well和电阻Rp+/n‑well串联的方式代替，在中心N阱/P衬底结阻抗中除了包括N阱区域电阻Rwell、和中心N阱/P衬底结电容Csub1，还加入了并联方式的电容Csub2和电阻Rsub。
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公开(公告)号：CN109904273A
公开(公告)日：2019-06-18
申请号：CN201910016321.3
申请日：2019-01-08
Applicant: 重庆邮电大学
IPC: H01L31/107 , H01L31/0352 , H01L29/06
Abstract: 本发明请求保护一种CMOS SPAD器件的等效电路，主要包括P+/中心N阱结阻抗、器件内部两侧的P+/N阱结阻抗、中心N阱/P衬底结阻抗、焊盘阻抗等。在等效电路中加入电流源是为了模拟光生载流子在器件内部的运动情况，其中，P+/中心N阱结的阻抗可以分为倍增区阻抗和漂移区阻抗，Ra、La、Rl代表倍增区阻抗，Rd、Rs代表漂移区阻抗。由于倍增区的交流传导电流相对于交流电压有一个90°的相位延迟引起的，所以在倍增区中存在电感La元件；电容C代表P+/中心N阱的结电容。器件内部两侧的P+/N阱结阻抗采用电容Cp+/n-well和电阻Rp+/n-well串联的方式代替，在中心N阱/P衬底结阻抗中除了包括N阱区域电阻Rwell、和中心N阱/P衬底结电容Csub1，还加入了并联方式的电容Csub2和电阻Rsub。
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公开(公告)号：CN109948784A
公开(公告)日：2019-06-28
申请号：CN201910003898.0
申请日：2019-01-03
Applicant: 重庆邮电大学
IPC: G06N3/063
Abstract: 本发明请求保护一种基于快速滤波算法的卷积神经网络加速器电路。为了减少卷积神经网络算法(CNN)的计算量，本发明利用快速滤波算法消除了二维卷积运算中卷积窗口之间重叠区域计算的冗余，使得算法强度缩减，提高了卷积计算效率。接着，本发明设计了4并行快速滤波算法的卷积计算加速单元，该单元采用若干小滤波器组成的复杂度较低的并行滤波结构来实现。这对于可编程的FPGA设计来说，不仅可以降低硬件资源的消耗，还可以提升运行速度。同时本文还对激活函数进行了优化设计，利用查找表和多项式结合的分段拟合方法设计了激活函数(sigmoid)的硬件电路，以保证近似的激活函数的硬件电路不会使精度下降。
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公开(公告)号：CN108550592B
公开(公告)日：2020-08-04
申请号：CN201810281640.2
申请日：2018-04-02
Applicant: 重庆邮电大学
IPC: H01L27/144 , H01L31/0352
Abstract: 本发明请求保护一种低暗计数率CMOS SPAD光电器件，在常规的P+/N‑well型的SPAD结构基础上加入一层P阱层，P阱层位于P+层和N阱层的中间；于此同时，采用N阱间隙作为该结构的虚拟保护环，也就是在PN结的两侧加入N阱，如摘要附图所示。入射光射入器件在中心N阱处被吸收并产生光生载流子，PN结两侧所采用的是P阱层与N阱层，此时的雪崩结为P‑well/N‑well结，由于是轻掺杂雪崩结，耗尽区宽度变宽，减少了载流子带间隧穿的概率，从而降低了暗计数率。同时采用虚拟保护环抑制PN结的边缘击穿，虚拟保护的形成原理是相邻N阱之间存在横向扩散，从而在PN结出形成了n‑的虚拟保护环。该结构从保护环以及耗尽区宽度两方面进行设计，降低器件的暗电流，从而降低其暗计数率。
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公开(公告)号：CN109032781A
公开(公告)日：2018-12-18
申请号：CN201810769489.7
申请日：2018-07-13
Applicant: 重庆邮电大学
CPC classification number: G06F9/4881 , G06N3/0454
Abstract: 本发明请求保护一种卷积神经网络算法的FPGA并行系统。主要分为：输入缓存、权值缓存、缓存控制及计算加速单元等4个主要模块。其中，实现了CNN算法中每层的卷积计算单元和池化计算单元及相应的缓存单元控制，产生所有局部的数据特征向量，实现全连接层将局部特征数据结合起来变成全局特征数据，完成特征分类计算。通过配置卷积运算单元，利用CNN的并行计算特征以及循环变换方法，实现可高效进行并行流水化卷积计算单元电路。提高了电路的整体性能。
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