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公开(公告)号：CN112489703B
公开(公告)日：2024-03-22
申请号：CN202010009814.7
申请日：2020-01-06
申请人： 铠侠股份有限公司
发明人： 仁木祐介
摘要： 实施方式提供一种具备能够减小配置面积且能够抑制选择电压误施加于非选择BL或者非选择WL或起因于邻接的选择BL或选择WL的变动的多工器的半导体存储装置。实施方式的半导体存储装置具备分为各m根(m为2以上的整数)的多个群组的多个第1信号线、及第2信号线。胞阵列具有与第1信号线和第2信号线的交点对应设置的记忆胞。m根全局信号线对任一第1信号线施加选择电压。多个第1晶体管对应各第1信号线分别设置1个，并连接于第1信号线与全局信号线之间。多个第1选择信号线与多个群组的各者对应设置且共通连接于该对应的群组中所包含的第1晶体管的栅极电极。多个第1虚设信号线配置于相互邻接的群组间，被施加非选择电压。
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公开(公告)号：CN111724842B
公开(公告)日：2023-11-03
申请号：CN201910608379.7
申请日：2019-07-08
申请人： 铠侠股份有限公司
发明人： 仁木祐介
IPC分类号： G11C13/00 , H03K17/687
摘要： 本公开涉及一种半导体装置。实施方式提供缓和了最大施加电压的半导体装置。实施方式的半导体装置具有第1副开关和第2副开关，在第1电压、比第1电压低的第2电压、比第1电压低的第3电压以及比第3电压低的第4电压中，第1电压和第3电压中的任意一方被输入至第1副开关，第2电压和第4电压中的任意一方被输入至第2副开关，在来自第1副开关的输出被从半导体装置输出的情况下，第2电压被输入至第2副开关，在来自第2副开关的输出被从半导体装置输出的情况下，第3电压被输入至第1副开关。
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公开(公告)号：CN109427375B
公开(公告)日：2022-10-11
申请号：CN201810162406.8
申请日：2018-02-26
申请人： 铠侠股份有限公司
发明人： 仁木祐介
摘要： 半导体存储装置具备存储单元阵列、多个位线、及多个字线。解码器具有第1多路复用器、及第2多路复用器。第1多路复用器具有第1n型晶体管、及第1p型晶体管。第1n型晶体管连接于第1位线，可将用以写入第1逻辑的第1电压或不用于写入数据的非选择电压施加至第1位线。第1p型晶体管连接于第1位线，可将用以写入第2逻辑的第2电压或非选择电压施加至第1位线。第2多路复用器连接于第1多路复用器与读出放大器之间，将第1电压或非选择电压向第1n型晶体管传输，且将第2电压或非选择电压向第1p型晶体管传输。
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公开(公告)号：CN113380300A
公开(公告)日：2021-09-10
申请号：CN202010732128.2
申请日：2020-07-27
申请人： 铠侠股份有限公司
发明人： 仁木祐介
摘要： 本发明的实施方式提供一种能够减小面积且抑制由选择电压引起的非选择字线等的电压变动的半导体存储装置。实施方式的半导体存储装置具备：被分割成各m根(m为2以上的整数)的多个组的多根第1信号线以及多根第2信号线。胞阵列具有与多根第1信号线和多根第2信号线的交点对应而设置的多个存储胞。m+2根以上的全域信号线对多根第1信号线中的任一根施加选择电压。多个第1晶体管与多根第1信号线分别对应而各设置1个，且连接于多根第1信号线与全域信号线之间。多根第1选择信号线与多个组分别对应而设置，且共通地连接于该对应的组中所包含的第1晶体管的栅电极。位于彼此邻接的任意2个组的各自的两端的第1信号线连接于彼此不同的全域信号线。
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公开(公告)号：CN112489703A
公开(公告)日：2021-03-12
申请号：CN202010009814.7
申请日：2020-01-06
申请人： 铠侠股份有限公司
发明人： 仁木祐介
摘要： 实施方式提供一种具备能够减小配置面积且能够抑制选择电压误施加于非选择BL或者非选择WL或起因于邻接的选择BL或选择WL的变动的多工器的半导体存储装置。实施方式的半导体存储装置具备分为各m根(m为2以上的整数)的多个群组的多个第1信号线、及第2信号线。胞阵列具有与第1信号线和第2信号线的交点对应设置的记忆胞。m根全局信号线对任一第1信号线施加选择电压。多个第1晶体管对应各第1信号线分别设置1个，并连接于第1信号线与全局信号线之间。多个第1选择信号线与多个群组的各者对应设置且共通连接于该对应的群组中所包含的第1晶体管的栅极电极。多个第1虚设信号线配置于相互邻接的群组间，被施加非选择电压。
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