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公开(公告)号：CN118786430A
公开(公告)日：2024-10-15
申请号：CN202280092947.2
申请日：2022-09-06
申请人： 铠侠股份有限公司
IPC分类号： G06F21/60
摘要： 本发明的存储器系统包含非易失性存储器及控制器。非易失性存储器包含能够存储用户数据的多个存储区域。控制器取得与对于多个存储区域中的至少1个存储区域的程序/擦除循环数相关的第1信息。控制器与已取得第1信息相应地，执行对于多个存储区域各者的数据擦除动作。控制器与数据擦除动作结束相应地，取得与对于至少1个存储区域的程序/擦除循环数相关的第2信息。控制器产生包含第1信息与第2信息的擦除证书。
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公开(公告)号：CN113430614B
公开(公告)日：2024-10-11
申请号：CN202010883024.1
申请日：2020-08-28
申请人： 铠侠股份有限公司
IPC分类号： C25D11/02
摘要： 本发明涉及阳极化装置，能够在基板表面形成膜质不同的多个多孔质层。实施方式的阳极化装置包括：第1处理槽(101)，能够进行基板的阳极化处理；第2处理槽(103)，设置在第1处理槽的内侧，能够进行基板的阳极化处理；第1电解液供给单元(12)，能够向第1处理槽供给第1电解液；第2电解液供给单元(11)，能够向第2处理槽供给第2电解液；保持部(108)，能够保持基板；第1电极(104)，设置在第1处理槽或第2处理槽的上方；以及第2电极(107)，设置在第1处理槽及第2处理槽的下方。
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公开(公告)号：CN118693151A
公开(公告)日：2024-09-24
申请号：CN202310964170.0
申请日：2023-08-02
申请人： 铠侠股份有限公司
IPC分类号： H01L29/78 , H01L29/423 , H01L29/51 , H10B12/00
摘要： 本发明的实施方式涉及半导体装置及半导体存储装置。实施方式的半导体装置具备：第1电极；第2电极；氧化物半导体层，设置于第1电极与第2电极之间，包括第1区域、第2区域以及位于第1区域与第2区域之间的第3区域；栅极电极，与第3区域对向；第1绝缘层，与第1区域对向；第2绝缘层，与第2区域对向；以及栅极绝缘层，设置于栅极电极与氧化物半导体层之间、第1绝缘层与氧化物半导体层之间以及第2绝缘层与氧化物半导体层之间，包含选自Al、Hf、Zr、La、Y、Zn、In、Sn以及Ga中的至少一个金属元素和氧(O)，具有与氧化物半导体层不同的化学组成。
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公开(公告)号：CN112868090B
公开(公告)日：2024-09-24
申请号：CN201980005515.1
申请日：2019-09-12
申请人： 铠侠股份有限公司
IPC分类号： H01L21/306
摘要： 提供能够抑制液体流速的不匀的基板处理装置。本实施方式涉及的基板处理装置具备能够积存液体的处理槽。搬送部以多个半导体基板的表面朝向大致水平方向的方式排列该多个半导体基板，能够向处理槽内搬送多个半导体基板。多个液体供给部能够从处理槽的下方朝向处理槽的内侧方向供给液体。多个整流板配置在多个半导体基板的排列的一端侧和另一端侧中的至少一方。从多个半导体基板的排列方向观察时，多个整流板设置在搬送部的两侧的、搬送部与处理槽的侧壁之间的间隙中的位于半导体基板上方的第1间隙区域。
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公开(公告)号：CN110634880B
公开(公告)日：2024-09-24
申请号：CN201910093770.8
申请日：2019-01-30
申请人： 铠侠股份有限公司
IPC分类号： H10B43/35
摘要： 实施方式提供一种半导体装置及其制造方法。半导体装置具备：布线衬底；第一半导体衬底设置在布线衬底的上方，且在表面形成着第一半导体电路的存储器衬底；第二半导体衬底设置在第一半导体衬底与布线衬底之间，比第一半导体衬底厚，且在表面形成着第二半导体电路的存储器衬底；凸块设置在第一半导体衬底与第二半导体衬底之间，将第一半导体衬底与第二半导体衬底电连接；第一粘接性树脂设置在第一半导体衬底与第二半导体衬底之间，粘接第一半导体衬底与第二半导体衬底；密封树脂形成在第一半导体衬底与第二半导体衬底之间、第二半导体衬底与布线衬底之间及第一半导体衬底与第二半导体衬底的周围，将第一半导体衬底与第二半导体衬底密封。
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公开(公告)号：CN118678685A
公开(公告)日：2024-09-20
申请号：CN202410201369.2
申请日：2024-02-23
申请人： 铠侠股份有限公司
摘要： 本发明提供一种能够实现电气特性提高的半导体存储装置及半导体存储装置的制造方法。所述装置具有第1积层体、第1分离部、第2积层体、第3积层体及位线。第1积层体中，多个第1绝缘膜与多个第1导电膜在第1方向交替地积层。第1分离部在与第1方向交叉的第2方向，与第1积层体相邻。第2积层体是：在第2方向与第1分离部相邻，多个第2绝缘膜与多个第2导电膜在第1方向交替地积层。第3积层体是：在第2方向与第2积层体相邻，多个第2绝缘膜与多个第3绝缘膜在第1方向交替地积层。多个第2导电膜中的至少1层的第3导电膜具有第1部分、及在第1方向位于第1部分之下，在第2方向比第1部分更向第3积层体的内部突出的第2部分。
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公开(公告)号：CN118672493A
公开(公告)日：2024-09-20
申请号：CN202410265665.9
申请日：2024-03-08
申请人： 铠侠股份有限公司
发明人： 菅野伸一
IPC分类号： G06F3/06
摘要： 本发明的实施方式涉及一种具备非易失性存储器的存储器系统及控制存储器系统的方法。本发明提供一种能提高写入处理的性能的存储器系统及控制方法。根据实施方式，控制器在第1组群的写入速度未达第1值的情况下，将第1数据中未加载的数据加载到第1写入缓冲器，在第1数据的量变为非易失性存储器的最小写入尺寸以上之后，对第1写入目的地块写入第1数据。控制器在第2组群的写入速度为第1值以上的情况下，将具有最小写入尺寸的第2数据加载到第2写入缓冲器，对第2写入目的地块写入第2数据。
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公开(公告)号：CN118658508A
公开(公告)日：2024-09-17
申请号：CN202410174499.1
申请日：2024-02-07
申请人： 铠侠股份有限公司
发明人： 松下直辉
IPC分类号： G11C13/00
摘要： 本公开涉及存储器装置。根据一个实施例，一种存储器装置包括第一存储器基元、第二存储器基元、连接到第一存储器基元和第二存储器基元的第一互连、连接到第二存储器基元的第二互连、以及第三电路。第三电路包括能够连接到第一互连和第二互连的第一电路、以及能够连接到第一互连和第二互连的第二电路。在对第一存储器基元的写入操作或读取操作期间，第一电路输出要提供给第一存储器基元的第一电流，第二电路基于流过第二互连的第二电流输出第三电流，第三电路将第一电流与第三电流的和提供给第一互连。
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公开(公告)号：CN118629450A
公开(公告)日：2024-09-10
申请号：CN202410193723.1
申请日：2024-02-21
申请人： 铠侠股份有限公司
发明人： 赤穂雅之
摘要： 本发明提供一种可缩小芯片面积的半导体存储装置。实施方式的半导体存储装置具备：第1存储单元晶体管；第1字线，与所述第1存储单元晶体管的栅极连接；第2存储单元晶体管；第2字线，与所述第2存储单元晶体管的栅极连接；电压供给电路，产生与对所述第1存储单元晶体管及所述第2存储单元晶体管的擦除动作对应的电压；第1字线选择晶体管，能够将来自所述电压供给电路的电压供给至所述第1字线；第2字线选择晶体管，能够将来自所述电压供给电路的电压供给至所述第2字线；元件分离绝缘层，设置在所述第1字线选择晶体管与所述第2字线选择晶体管之间；以及第1配线，至少一部分设置在所述元件分离绝缘层上，且沿着第1方向延伸；且所述电压供给电路能够对所述第1配线供给比接地电压小的第1电压。
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