公开(公告)号：CN112687304B

公开(公告)日：2024-09-06

申请号：CN202010905199.8

申请日：2015-10-28

申请人： 拉姆伯斯公司

发明人： F·A·韦尔 ,  E·特塞恩 ,  J·E·林斯塔特 ,  T·J·乔瓦尼尼 ,  K·L·赖特

IPC分类号： G11C7/10 ,  G11C29/02 ,  G06F13/16 ,  G06F13/28 ,  G11C5/02 ,  G11C5/04 ,  G11C7/22

摘要： 本公开的实施例涉及用于存储器模块的动态随机存取存储器(DRAM)部件。该存储器模块包括模块接口；第一存储器部件堆叠，包括第一数据接口，被耦合到模块接口；以及第二数据接口；第二存储器部件堆叠，包括第三数据接口，被耦合到第一堆叠的所述第二数据接口，其中所述第二数据接口和所述第三数据接口利用线性链中的点对点拓扑被连接；以及第四数据接口；以及命令和地址(CA)接口，被耦合到所述第一堆叠和第二堆叠，其中，所述CA接口用于从存储器控制器接收第一命令和第二命令；控制所述模块接口处的第一访问插槽的定时，以用于与所述第一命令相关的数据；以及控制所述模块接口处的第二访问插槽的定时，以用于与所述第二命令相关联的数据。

公开(公告)号：CN111033440B

公开(公告)日：2023-08-29

申请号：CN201880050132.1

申请日：2018-10-17

申请人： 拉姆伯斯公司

发明人： A·沙洛尔 ,  L·G·吉登斯

IPC分类号： G06F3/00 ,  G06F13/14 ,  G06F13/16 ,  G06F13/20

摘要： 一种存储器模块，包括：用于存储数据的多个存储器集成电路(IC)封装体；以及用于缓冲发往存储器IC封装体的一个或多个存储器命令的命令缓冲器IC。命令缓冲器IC包括第一接口电路和一个或多个第二接口电路。第一接口电路接收一个或多个存储器命令。一个或多个第二接口电路向与命令缓冲器IC分开的一个或多个设备输出预编程的命令序列，所述预编程的命令序列响应于所述一个或多个存储器命令与预编程的参考命令模式匹配而被输出。

公开(公告)号：CN116635923A

公开(公告)日：2023-08-22

申请号：CN202180082231.X

申请日：2021-11-30

申请人： 拉姆伯斯公司

发明人： P·范莱文

IPC分类号： G09C1/00

摘要： 所公开的实施例涉及密码加速器电路，其包括：从输入数据块生成第一数据块的第一仿射变换电路；SM4S‑box电路，其被配置为根据SM4密码并使用SM4S‑box表执行第一字节S‑box操作，该SM4S‑box操作被应用于第一变换数据块以获得替换数据块；以及第二仿射变换电路，其从替换数据块生成第二数据块，其中第一仿射变换电路和第二仿射变换电路被配置为执行替换数据块与相应矩阵的乘法以及相应平移向量的加法，并且其中第一仿射变换电路和第二仿射变换电路被配置为使得第二变换数据块等于由根据另一对称密码使用S‑box表的第二S‑box操作所处理的输入数据块。

公开(公告)号：CN116560563A

公开(公告)日：2023-08-08

申请号：CN202310262063.3

申请日：2016-09-09

申请人： 拉姆伯斯公司

发明人： F·A·韦尔 ,  K·L·赖特 ,  J·E·林斯塔特 ,  C·汉佩尔

IPC分类号： G06F3/06 ,  G06F13/16 ,  G06F13/28 ,  G06F12/0868 ,  G06F12/0888 ,  G06F12/0895 ,  G06F11/10

摘要： 本申请的各实施例涉及具有高速缓存的存储器模块操作的存储器系统。公开了存储器控制器、设备、模块、系统和关联的方法。在一个实施例中，一种存储器模块包括用于耦合到总线的管脚接口。总线具有第一宽度。模块包括至少一个存储类存储器(SCM)部件和至少一个DRAM部件。存储器模块在利用所有第一宽度的第一模式中和在利用少于所有第一宽度的第二模式中操作。

公开(公告)号：CN116504288A

公开(公告)日：2023-07-28

申请号：CN202310502232.6

申请日：2017-07-07

申请人： 拉姆伯斯公司

发明人： F·A·韦尔 ,  J·E·林斯塔特 ,  T·帕尔奇

IPC分类号： G11C11/4076 ,  G11C11/4096 ,  G11C7/10 ,  G11C7/22 ,  G06F13/16

摘要： 在由核心存储阵列的数据输出带宽所约束的第一时间间隔上从存储器部件的核心存储阵列中读取第一数据。在从核心存储阵列中读取之后，在比第一时间间隔更短、并且与比核心存储阵列的数据输出带宽更大的数据传输带宽相对应的第二时间间隔之上从存储器部件输出该第一数据。

公开(公告)号：CN116324707A

公开(公告)日：2023-06-23

申请号：CN202180063143.5

申请日：2021-08-30

申请人： 拉姆伯斯公司

发明人： S·C·伍 ,  T·沃吉尔桑

IPC分类号： G06F3/06

摘要： 一种用于人工神经网络的专用集成电路与高带宽存储器集成。具有平铺的神经网络处理单元的处理管芯被接合到存储器管芯的堆叠上，存储体被布置成与覆盖的处理单元建立相对短的连接。存储体为每个覆盖的处理单元形成垂直的存储体组。处理管芯上的开关矩阵允许每个处理单元经由短的、快速的管芯间存储器通道与其垂直的存储体组通信，或者与相邻处理单元下的更远的存储体组通信。

公开(公告)号：CN114303193A

公开(公告)日：2022-04-08

申请号：CN202080059439.5

申请日：2020-08-13

申请人： 拉姆伯斯公司

发明人： J·E·林斯塔特 ,  L·戈帕拉克里什南 ,  T·沃吉尔桑

IPC分类号： G11C7/22 ,  G11C7/10 ,  G06F12/08 ,  G06F12/02 ,  G06F12/06

摘要： 存储器设备的存储体以组的形式被布置和操作，并且组进一步被布置和操作为这些组的集群。可以在第一时间间隔发出对不同存储体组集群内的存储体的连续访问。对相同集群内的不同存储体组内的存储体的连续访问可以不快于第二时间间隔发出。并且，对相同存储体组内的存储体的连续访问可以不快于第三时间间隔发出。存储器设备的存储体可以同时打开多行。可以同时打开的行由已经打开的行来确定。这些存储体也按照具有三个不同的最小时间间隔的组被布置和操作。

公开(公告)号：CN113806243A

公开(公告)日：2021-12-17

申请号：CN202111250123.7

申请日：2016-03-11

申请人： 拉姆伯斯公司

发明人： F·韦尔 ,  E·特塞恩 ,  J·林斯塔特

IPC分类号： G06F12/02 ,  G06F12/0871

摘要： 公开了存储器控制器、器件、模块、系统和相关的方法。在一个实施例中，存储器模块包括用于经由总线耦合到存储器控制器的引脚接口。该模块包括至少两个非易失性存储器器件、以及设置在引脚接口与所述至少两个非易失性存储器之间的缓冲器。缓冲器从存储器控制器接收与DRAM存储器模块访问命令交错的非易失性存储器访问命令。

公开(公告)号：CN113474746A

公开(公告)日：2021-10-01

申请号：CN202080016988.4

申请日：2020-02-25

申请人： 拉姆伯斯公司

发明人： T·帕尔奇

IPC分类号： G06F3/00 ,  G06F3/06 ,  G06F5/00

摘要： 在具有命令/地址接口、定时接口和数据接口的存储器部件中，命令/地址接口在第一间隔期间从控制部件接收第一命令/地址值，并且在第二间隔期间从控制部件接收第二命令/地址值。定时接口在第一间隔期间从控制部件接收数据选通，并且在第二间隔期间从控制部件接收数据时钟，该数据选通偏离驻留电压电平以在与接收第一命令/地址值相对应的时间开始触发，并且数据时钟在整个第二间隔中触发，而与第二命令/地址值接收时间无关。数据接口在通过触发数据选通所指示的时间对与第一命令/地址值相对应的第一写入数据进行采样，并且在通过触发数据时钟所指示的时间对与第二命令/地址值相对应的第二写入数据进行采样。

公开(公告)号：CN113114290A

公开(公告)日：2021-07-13

申请号：CN202110458051.9

申请日：2016-10-12

申请人： 拉姆伯斯公司

发明人： M·霍塞因 ,  N·阮 ,  Y·J·董 ,  A·扎加兰-亚兹德 ,  W·贝耶内

IPC分类号： H04B1/12 ,  H04L25/02 ,  H04L25/03 ,  H04L25/49 ,  H04L27/01 ,  H04L27/06

摘要： 判决反馈均衡(DFE)被用于帮助降低来自经由带限(或非理想)信道接收的数据信号的符号间干扰(ISI)。第一PAM‑4DFE架构从采样器的输出到将第一DFE抽头反馈应用到输入信号具有低时延。这是通过不对采样器输出进行解码来生成针对第一DFE抽头的反馈信号来实现的。相反，将原始采样器输出的加权版本直接应用到输入信号，而无需进一步的模拟或数字处理。附加PAM‑4DFE架构除了使用(一个或多个)先前符号之外还使用当前符号来确定DFE反馈信号。另一种架构使用非均匀预加重来发射PAM‑4信令。非均匀预加重允许推测DFE接收器用较少的比较器/采样器来解析被发射的PAM‑4信号。