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公开(公告)号：CN118412276A
公开(公告)日：2024-07-30
申请号：CN202410851948.1
申请日：2024-06-28
申请人： 江西萨瑞微电子技术有限公司
IPC分类号： H01L21/329 , H01L29/06 , H01L29/861
摘要： 本发明公开了一种双向TVS芯片及其制备方法，涉及半导体器件技术领域，该制备方法包括：提供一P型衬底；对P型衬底的其中一个表面进行金属离子注入，形成离子层；按照离子层的外缘对P型衬底进行蚀刻，形成位于P型衬底表面的隔离槽，并且在隔离槽内填充绝缘材料以形成第一绝缘层；以离子层为阻挡层，对P型衬底进行磷元素注入，形成位于离子层之上的第一N型扩散层，以及位于P型衬底外侧区域的第二N型扩散层；在P型衬底的表面，沉积与第一绝缘层接触的第二绝缘层，且第二绝缘层的两端分别抵靠至第一N型扩散层与第二N型扩散层。本发明旨在提供双向防护、单向绝缘的TVS芯片，从而降低TVS芯片的失效率。
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公开(公告)号：CN118092291A
公开(公告)日：2024-05-28
申请号：CN202410508267.5
申请日：2024-04-26
申请人： 江西萨瑞微电子技术有限公司
IPC分类号： G05B19/042
摘要： 本发明公开了一种基于5G网络的数据采集方法，用于解决在现有的芯片加工场景下，芯片加工订单的完成率得不到保障的问题，包括以下步骤：采用5G‑SA组网，芯片核心设备数据采集后连接5G网关，通过5G专网形成数据专网传输；对芯片的生产数据进行采集处理：生成加工周期，获取各个产线在加工周期内的处理数据、故障数据以及环境数据，对处理数据、故障数据以及环境数据进行处理得到预测生产废品值与预测污染废品值；本发明通过获取预测生产废品值与预测污染废品值对芯片生产订单中可能出现的生产类废品与污染类废品数量进行预测和评估，同时通过故障数据中的故障概率和检修时长等参数对生产周期内的设备运行延误时长进行预测。
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公开(公告)号：CN116470391A
公开(公告)日：2023-07-21
申请号：CN202310526237.2
申请日：2023-05-11
申请人： 江西萨瑞微电子技术有限公司
摘要： 本发明提供一种复合陶瓷气体放电管及其制备方法，该复合陶瓷气体放电管包括沿直线分布的多个电极、分别设置在相邻两所述电极之间的空心瓷管和至少一空心的复合陶瓷管，所述空心瓷管与所述复合陶瓷管同轴设置，所述空心瓷管或所述复合陶瓷管与自身两端的两所述电极形成一用于存储惰性气体的密封空间，所述复合陶瓷管具有容值用于吸收脉冲冲击电压。本发明中的复合陶瓷气体放电管，解决了现有技术中的缺少一种生产成本低、生产工艺简单且响应速度快的气体放电管的问题。
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公开(公告)号：CN116110945A
公开(公告)日：2023-05-12
申请号：CN202310396353.7
申请日：2023-04-14
申请人： 江西萨瑞微电子技术有限公司
发明人： 宋锐
IPC分类号： H01L29/06 , H01L29/74 , H01L21/332
摘要： 本发明公开了一种TSS半导体放电管及其制备方法，涉及半导体电子器件技术领域，所述TSS半导体放电管包括N型硅片，所述N型硅片的两面分别并位设有P+区和P#区以及P‑区，所述P#区设于所述P+区和所述P‑区之间，所述P+区的深度大于所述P#区的深度，所述P#区的深度大于所述P‑区的深度；所述P#区于远离所述N型硅片的一侧光刻有若干N+区，所述P#区于远离所述N型硅片的一侧上设有金属层，所述金属层的两侧分别设有保护层，本发明能够有效地提高TSS半导体放电管的浪涌能力，降低残压和电容。
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公开(公告)号：CN113823586A
公开(公告)日：2021-12-21
申请号：CN202111403508.2
申请日：2021-11-24
申请人： 江西萨瑞微电子技术有限公司
摘要： 本发明公开了一种开路保护器件的封装系统，包括底座、移动机构、第一封装机构以及第二封装机构。移动机构安装在底座上，第一封装机构安装在移动机构上，第二封装机构对称的安装在底座上且位于第一封装机构下端。移动机构是将第一封装机构带动移动，使其移动到指定的位置上进行注胶。而第二封装机构在第一封装机构的下端。本发明还公开了一种开路保护器件。该电子保护元器件的封装系统结构紧凑，设计巧妙，通过两级的给进，使得注胶筒能够精准的将环氧树脂注入到开路保护器件盒中的开路保护器件上，将其封装。
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公开(公告)号：CN113249613A
公开(公告)日：2021-08-13
申请号：CN202110785673.2
申请日：2021-07-12
申请人： 江西萨瑞微电子技术有限公司
摘要： 本发明公开了一种保护电路用导体引线，所述引线采用铜合金制成，所述铜合金原料的配比按重量份数计为锌粉0.6%～0.9%，镍粉2.5%～3.5%，锆粉0.5%～0.8%，铈粉0.4%～0.5%，硅粉0.6%～0.8%，锡粉0.06%～0.08%，铁粉0.3%～0.8%，硼粉0.2%～0.4%，其余为铜粉，合计100%。采用本发明所述引线制作的保护电路开路产品适用于DFN封装系列，具有很低的钳位电压，快速反应和承受较高的浪涌能力，在通过高于设计额定电压和额定电流的情况下，该产品快速响应断开，确保被保护电路不被损坏。
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公开(公告)号：CN118553763B
公开(公告)日：2024-10-18
申请号：CN202410994244.X
申请日：2024-07-24
申请人： 江西萨瑞微电子技术有限公司
IPC分类号： H01L29/06 , H01L29/167 , H01L21/336
摘要： 本发明提供一种SGT器件制备方法及外延片，通过在N型衬底上沉积复合层，复合层包括依次沉积的第一子层、第二子层、第三子层以及第四子层；其中，第一子层、第二子层以及第四子层均为均匀掺杂磷的外延层，第三子层为均匀掺杂硼的外延层，第三子层的厚度最小。具体的，采用四层不同掺杂浓度外延的方式，且掺杂磷的外延层与掺杂硼的外延层穿插，有效地调节了电场强度曲线的分布，大大降低了高耐压SGT阱区与EPI形成的PN结处的电场强度，从而降低临近的栅氧化层所承受的电场强度，防止由于栅氧化层长期处于高场强条件下造成的性能衰退，导致MOS管漏电的增大甚至是栅氧化层的击穿，提高器件的可靠性。
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公开(公告)号：CN118412276B
公开(公告)日：2024-09-06
申请号：CN202410851948.1
申请日：2024-06-28
申请人： 江西萨瑞微电子技术有限公司
IPC分类号： H01L21/329 , H01L29/06 , H01L29/861
摘要： 本发明公开了一种双向TVS芯片及其制备方法，涉及半导体器件技术领域，该制备方法包括：提供一P型衬底；对P型衬底的其中一个表面进行金属离子注入，形成离子层；按照离子层的外缘对P型衬底进行蚀刻，形成位于P型衬底表面的隔离槽，并且在隔离槽内填充绝缘材料以形成第一绝缘层；以离子层为阻挡层，对P型衬底进行磷元素注入，形成位于离子层之上的第一N型扩散层，以及位于P型衬底外侧区域的第二N型扩散层；在P型衬底的表面，沉积与第一绝缘层接触的第二绝缘层，且第二绝缘层的两端分别抵靠至第一N型扩散层与第二N型扩散层。本发明旨在提供双向防护、单向绝缘的TVS芯片，从而降低TVS芯片的失效率。
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公开(公告)号：CN118136671B
公开(公告)日：2024-07-23
申请号：CN202410502323.4
申请日：2024-04-25
申请人： 江西萨瑞微电子技术有限公司
IPC分类号： H01L29/78 , H01L21/336 , H01L29/423
摘要： 本发明公开了一种集成栅极电阻的SGT器件及其制备方法，属于半导体技术领域，SGT器件包括衬底、在衬底上内凹的沟槽，沟槽内自下而上依次堆叠介质氧化层、屏蔽栅多晶硅、隔离氧化层、栅极多晶硅、氮化硅隔离层和电阻多晶硅；栅极多晶硅与沟槽内壁之间设置栅氧化层；电阻多晶硅与栅极多晶硅串联连接；制备方法包括：在衬底上蚀刻沟槽；在沟槽内壁生长介质氧化层；在沟槽内形成屏蔽栅多晶硅并在上方沉积隔离氧化层；在沟槽内壁生长栅氧化层并沉积栅极多晶硅；沉积氮化硅隔离层和电阻多晶硅；将电阻多晶硅与栅极多晶硅串联。本发明将栅极与电阻串联，并与SGT集成在同一芯片上，且不增大芯片面积，以减小应用电路中的面积与元器件复杂程度，降低成本。
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公开(公告)号：CN118136671A
公开(公告)日：2024-06-04
申请号：CN202410502323.4
申请日：2024-04-25
申请人： 江西萨瑞微电子技术有限公司
IPC分类号： H01L29/78 , H01L21/336 , H01L29/423
摘要： 本发明公开了一种集成栅极电阻的SGT器件及其制备方法，属于半导体技术领域，SGT器件包括衬底、在衬底上内凹的沟槽，沟槽内自下而上依次堆叠介质氧化层、屏蔽栅多晶硅、隔离氧化层、栅极多晶硅、氮化硅隔离层和电阻多晶硅；栅极多晶硅与沟槽内壁之间设置栅氧化层；电阻多晶硅与栅极多晶硅串联连接；制备方法包括：在衬底上蚀刻沟槽；在沟槽内壁生长介质氧化层；在沟槽内形成屏蔽栅多晶硅并在上方沉积隔离氧化层；在沟槽内壁生长栅氧化层并沉积栅极多晶硅；沉积氮化硅隔离层和电阻多晶硅；将电阻多晶硅与栅极多晶硅串联。本发明将栅极与电阻串联，并与SGT集成在同一芯片上，且不增大芯片面积，以减小应用电路中的面积与元器件复杂程度，降低成本。
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