公开(公告)号：CN107273317A

公开(公告)日：2017-10-20

申请号：CN201710554689.6

申请日：2017-07-10

申请人： 黑龙江恒讯科技有限公司

发明人： 李晓坤 ,  袁烺 ,  郑永亮 ,  陈虹旭 ,  卲娜 ,  杨磊 ,  刘磊 ,  王炳臣 ,  吴昊

IPC分类号： G06F13/16 ,  G06F12/0806 ,  G06F11/32 ,  G06F21/60 ,  G06F1/20

CPC分类号： G06F13/1668 ,  G06F1/20 ,  G06F11/326 ,  G06F12/0806 ,  G06F13/1605 ,  G06F13/1652 ,  G06F21/602 ,  G06F2213/0028

摘要： 一种基于768G接口的存储后端卡，包括前面板和主板。所述的前面板包括Mini SAS 16HD接口、接口指示灯、散热口、卡扣、电源指示灯。所述的主板包括Mini SAS 16HD接口、CPU、RSA加密模块、ROM、cache、主机接口；其中，Mini SAS 16HD接口位于前面板中央，用于级联引擎和硬盘框；所述的接口指示灯位于Mini SAS16 HD接口下端，用于显示接口工作状态；散热口位于前面板下端，用于进行散热；卡扣位于前面板底端两侧，用于将存储后端卡固定在设备上；电源指示灯位于前面板左侧，用于提示设备状态；CPU与主板相连接，用来解释指令以及处理数据；cache与主板相连接，作为缓存；RSA加密模块与主板相连接，为设备进行数据加密；ROM与主板相连接，用于储存数据；主机接口与主板连接，用于连接主机设备。本发明区别于传统技术局限，意在实现一种基于768G接口的存储后端卡，大幅度提高级联引擎和硬盘框之间的传输速率。

公开(公告)号：CN105765910A

公开(公告)日：2016-07-13

申请号：CN201380074204.3

申请日：2013-06-22

申请人： 埃克索科茨股份有限公司

发明人： P·达拉尔 ,  S·贝莱尔

IPC分类号： H04L12/26

CPC分类号： G06F13/1652 ,  G06F9/3877 ,  G06F9/461 ,  G06F9/4843 ,  G06F12/0815 ,  G06F12/0875 ,  G06F13/16 ,  G06F13/285 ,  G06F13/362 ,  G06F13/4022 ,  G06F13/4068 ,  G06F15/161 ,  G06F15/17337 ,  H04L29/08135 ,  H04L29/08549 ,  H04L47/193 ,  H04L47/2441 ,  H04L47/56 ,  H04L47/624 ,  H04L47/6295 ,  H04L49/40 ,  H04L49/90 ,  H04L61/103 ,  H04L61/2592 ,  H04L61/6086 ,  Y02D10/14 ,  Y02D10/151

摘要： 公开了用于分组处理系统的调度系统，并且该调度系统可包括：分类电路，其被连接到存储器总线，并且可配置成用于对网络分组进行分类，从而将经分类的网络分组置于第一组多个输入/输出队列中；调度电路，其用于对从分类电路接收到的、通过第一组多个输入/输出队列的网络分组重排序，并且用于将经重排序的网络分组置于第二组多个输入/输出队列中；仲裁电路，其用于将从调度电路接收到的、通过第二组多个输入/输出队列的网络分组引导到多个输出端口，以及多个卸载处理器，每一个卸载处理器耦合到多个输出端口中的至少一个输出端口，这多个卸载处理器配置成用于修改网络分组。

公开(公告)号：CN105279112A

公开(公告)日：2016-01-27

申请号：CN201510388987.3

申请日：2015-07-03

申请人： 富士通株式会社

发明人： 中尾学

IPC分类号： G06F13/12 ,  G06F13/16

CPC分类号： G06F11/3051 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3275 ,  G06F1/3293 ,  G06F1/3296 ,  G06F3/0604 ,  G06F3/0629 ,  G06F3/064 ,  G06F3/0652 ,  G06F3/0673 ,  G06F11/3024 ,  Y02D10/122 ,  Y02D10/126 ,  Y02D10/14 ,  Y02D10/152 ,  Y02D50/20 ,  G06F13/124 ,  G06F13/1652

摘要： 一种设备包括存储器、第一处理器和第二处理器，其中：该第一处理器被配置为保持表示多个装置的第一顺序的第一顺序数据，生成表示作为第一顺序的一部分的第二顺序的第二顺序数据，并且在生成第二顺序数据之后减少第一处理器的电力消耗；存储器被配置为保持第二顺序数据；第二处理器被配置为检测多个装置，确定多个装置的检测顺序与第二顺序是否一致，并且在检测顺序与第二顺序一致的情况下输出一致信号；以及第一处理器被配置为基于一致信号而增加第一处理器的电力消耗。

公开(公告)号：CN104854845A

公开(公告)日：2015-08-19

申请号：CN201280076233.9

申请日：2012-10-04

申请人： 高通股份有限公司

发明人： 田志鑫 ,  何运锋

IPC分类号： H04L29/12

CPC分类号： G06F13/364 ,  G06F9/526 ,  G06F13/1652 ,  G06F13/1673 ,  G06F13/22 ,  G06F2213/1602 ,  G06F2213/36

摘要： 公开了一种控制多个主设备之间对共享资源的访问的方法。该方法包括：从第一主设备接收对共享资源进行访问的请求，以及确定共享资源的可用性。如果该共享资源是可用的，则向第一主设备返回成功响应，以建立第一主设备对共享资源的访问。如果该共享资源是不可用的，则向第一主设备返回失败响应。在该资源的不可用期间，针对该共享资源何时变得可用来自动地进行监测。一旦可用，那么自动通知第一主设备。

公开(公告)号：CN101002185A

公开(公告)日：2007-07-18

申请号：CN200580021924.9

申请日：2005-06-14

申请人： 皇家飞利浦电子股份有限公司

发明人： 米林德·M·库尔卡尼 ,  比若·托马斯

IPC分类号： G06F13/16

CPC分类号： G06F13/1652 ,  Y02D10/14

摘要： 提出了一种数据处理系统，包括：多个处理单元(Dv1－DvM)，用于处理数据；至少一个存储装置(MM)，用于存储来自所述多个处理单元(Dv1－DvM)的数据；互连装置(IM)，用于将所述多个处理单元(Dv1－DvM)和所述至少一个存储装置(MM)相连。所述处理单元(Dv1－DvM)适用于请求经由互连装置来写访问所述至少一个存储装置(MM)，以便将数据写入所述至少一个存储装置中。设置至少一个仲裁器装置(AU)，用于执行针对从所述多个处理单元(Dv1－DvM)到所述至少一个存储装置(MM)的访问的互连仲裁，其中，基于如由所述多个处理单元(Dv1－DvM)对所述至少一个存储装置(MM)的写访问所引入的所述互连装置(IM)的最小逻辑电平改变，来执行所述互连仲裁。因此，如果存在来自不同处理单元的多于一个写请求，则将互连仲裁(即对互连的访问)给予处理单元，即其数据经由互连发送到存储装置导致最小逻辑电平改变的处理单元。由此减小了由于逻辑电平的切换而产生的功率消耗。

公开(公告)号：CN1181548A

公开(公告)日：1998-05-13

申请号：CN97113846.X

申请日：1997-06-27

申请人： 三菱电机株式会社

发明人： 佐藤贡 ,  岩田俊一

IPC分类号： G06F15/00

CPC分类号： G06F13/1652

摘要： 一种在同一芯片上形成了CPU及存储器的半导体装置,包括:CPU110、内装DRAM120及存储器控制器160;存储器控制器160进行控制,以使CPU110能够对内装DRAM120进行互锁访问。

公开(公告)号：CN104933001A

公开(公告)日：2015-09-23

申请号：CN201510327756.1

申请日：2015-06-15

申请人： 山东超越数控电子有限公司

发明人： 李保来

IPC分类号： G06F13/40 ,  G06F13/16

CPC分类号： G06F13/4027 ,  G06F13/1652 ,  G06F13/404

摘要： 本发明公开一种基于RapidIO技术的双控制器数据通信方法，属于计算机通信技术领域；本发明通过设置PCIE转接RapidIO的板卡，将双控制器之间通过RapidIO互联，控制双控制器间的包交换、应答、中断、容错机制等，防止当一个控制器发生故障时，系统中一半的主机随之发生故障，甚至引起整个业务系统中断，并且如果采用类似IDT TSI721的产品做为网桥，则PCIE转接RapidIO的板卡的设计体积将更小，节省主板空间，并且功能更加完善，可以更好地实现RapidIO互联双控制器的目的。

公开(公告)号：CN104731733A

公开(公告)日：2015-06-24

申请号：CN201410699461.2

申请日：2014-11-27

申请人： 国际商业机器公司

发明人： J·T·小霍拉瓦伊 ,  C·F·马里诺 ,  P·S·雷迪

IPC分类号： G06F13/38

CPC分类号： G06F12/0833 ,  G06F1/04 ,  G06F1/12 ,  G06F1/324 ,  G06F12/0831 ,  G06F13/1652 ,  G06F2212/62 ,  Y02D10/126 ,  Y02D10/13 ,  Y02D10/14

摘要： 本发明涉及一种用于跨数据处理系统的接口的频率确定的系统和方法。一个或多个系统、设备、方法和/或过程可确定处理器单元的最大高速缓存命令速率。所述处理器单元的接口被配置为耦合到多处理器系统的互连并被配置以便：所述接口的第一部分向所述接口的第二部分提供信号，其中所述接口的所述第一部分使用已知频率操作并且所述接口的所述第二部分使用所述处理器单元的高速缓存频率操作；所述接口的所述第二部分传播所述信号；所述接口的所述第一部分从所述接口的所述第二部分接收所述信号；所述接口的所述第一部分基于所述已知频率、所述高速缓存频率和所述信号确定高速缓存命令速率；以及所述接口向所述互连提供指示所述高速缓存命令速率的信息。

公开(公告)号：CN104321759A

公开(公告)日：2015-01-28

申请号：CN201280073291.6

申请日：2012-05-25

申请人： 华为技术有限公司

发明人： 悠漾·格若斯

IPC分类号： G06F13/16 ,  G06F11/16 ,  G06F12/08 ,  G06F15/16 ,  G06F9/50

CPC分类号： G06F13/1652 ,  G06F17/30581

摘要： 一种用于提供存储器操作给客户端组(CG)中的客户端的多客户端多存储器控制器(2)，所述多客户端多存储器控制器(2)能够访问由按行和列排列的虚拟存储器单元(VMU)表示的存储器设备阵列(MDA)，其中所述行数等于客户端组(CG)中客户端的数目(n)，以及列数等于所述客户端组(CG)中客户端的数目(m)，所述客户端组用于将数据写入至所述存储器设备阵列(MDA)中；所述多客户端多存储器控制器(2)用于，为了响应从所述客户端组(CG)中第一客户端(3-i)接收的客户端写入请求(WR)，将所述第一客户端的更新信息作为副本数据条目写入至与第一客户端相关的列中的所有虚拟存储器单元中；所述多客户端多存储器控制器(2)用于，为了响应从所述客户端组(CG)中的第二客户端(3-i)接收的客户端读取请求(RR)，从与第二客户端相关联的行中的所有虚拟存储器单元VMU中读取存储副本数据条目，以及提供最近更新的副本数据条目给所述第二客户端。

公开(公告)号：CN103150276A

公开(公告)日：2013-06-12

申请号：CN201210487180.1

申请日：2012-11-26

申请人： 联发科技股份有限公司

发明人： 曹友铭

IPC分类号： G06F13/16

CPC分类号： G06F13/1652

摘要： 本发明提供一种动态配置方法以及装置，其中，所述的动态配置方法包括：在总线冻结时段通过拒绝来自多个核/处理器中任何一个的请求，冻结动态配置缓存器与该多个核/处理器之间的总线，其中，动态配置缓存器以片上存储器实现；以及调整动态配置缓存器的一部分的大小，其中，动态配置缓存器的该部分用于缓存/存储该多个核/处理器的其中一个的信息。本发明提供的动态配置方法可使便携电子装置配备具有更高计算能力/功率的处理器。