用于可编程集成电路协处理器区段管理的方法和装置

    公开(公告)号:CN108090021A

    公开(公告)日:2018-05-29

    申请号:CN201710975674.7

    申请日:2017-10-19

    申请人: 英特尔公司

    IPC分类号: G06F15/78

    摘要: 主机处理器可以利用协处理器来使任务的性能加速。当从主机处理器接收到加速请求时,协处理器可以识别并选择协处理器内的可用逻辑区段,其可以用于执行与加速请求相关联的任务。在一些情况下,选定逻辑区段可以不被配置成执行任务,在这种情况下选定逻辑区段可以被重新配置。用于重新配置选定逻辑区段以执行任务的配置比特流可以从安装在协处理器上的堆叠式存储器管芯取回,或如果配置比特流未存储在堆叠式存储器管芯中,配置比特流可以通过主机处理器从外部存储器取回。可以执行加载平衡以动态地将额外的逻辑区段分配到时间关键任务。

    用于可配置数学硬件加速器的微处理器集成配置控制器

    公开(公告)号:CN104375972A

    公开(公告)日:2015-02-25

    申请号:CN201410403538.7

    申请日:2014-08-15

    IPC分类号: G06F15/78 G06F9/30

    摘要: 本发明涉及微处理器电路,包括软件可编程微处理器核心和数据存储器。数据存储器包括根据多个可配置数学硬件加速器的各自预定数据结构规格结构化的多组配置数据和用于多个可配置数学硬件加速器的各自输入数据组,每个可配置数学硬件加速器被配置将预定信号处理函数应用至输入数据组。配置控制器经由数据存储器总线耦合至数据存储器且耦合至多个可配置数学硬件加速器。配置控制器被配置从数据存储器的预定地址空间获取每个数学硬件加速器的配置数据组,将多组配置数据转译成多个可配置数学硬件加速器的各自的寄存器级配置数据组,将每组寄存器级配置数据传输至对应可配置数学硬件加速器以及写至对应可配置数学硬件加速器的一个或多个配置寄存器。

    在集成电路内进行处理器系统的扩展

    公开(公告)号:CN103354977A

    公开(公告)日:2013-10-16

    申请号:CN201180065425.5

    申请日:2011-12-08

    IPC分类号: H03K19/177 G06F9/50

    摘要: 描述一种集成电路(200、300、400)的实施例。该集成电路包括:处理器系统(202、302、402),该处理器系统经配置以运行程序代码(315,415);以及在所述集成电路的可编程电路系统(204、304、404)内实施的过程专用电路(282、320、440、445),其中所述过程专用电路耦接到所述处理器系统并且经配置以执行由所述处理器系统所卸载的过程,其中所述处理器系统经配置以将所述过程卸载给所述过程专用电路来代替运行程序代码,从而执行所述过程。