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公开(公告)号：CN105814637B
公开(公告)日：2018-06-26
申请号：CN201480067273.6
申请日：2014-11-04
申请人： 美光科技公司
发明人： 凯尔·B·惠勒
CPC分类号： G06F7/535 , G06F5/01 , G06F2207/5353
摘要： 本发明的实例提供用于执行存储器中的除法运算的设备及方法。实例设备包括：第一地址空间，其包括耦合到感测线及第一数目个选择线的第一数目个存储器单元，其中所述第一地址空间存储被除数值。第二地址空间包括耦合到所述感测线及第二数目个选择线的第二数目个存储器单元，其中所述第二地址空间存储除数值。第三地址空间包括耦合到所述感测线及第三数目个选择线的第三数目个存储器单元，其中所述第三地址空间存储余数值。感测电路可经配置以接收所述被除数值及所述除数值，将所述被除数值除以所述除数值，且将余数结果存储于所述第三数目个存储器单元中。
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公开(公告)号：CN1287307A
公开(公告)日：2001-03-14
申请号：CN00121760.7
申请日：2000-06-04
申请人： 索尼株式会社
发明人： 平入孝二
CPC分类号： G06F7/535 , G06F2207/5353
摘要： 一种能够减小用于一次得到k位的商的基2k恢复除法除法器中的商/余数判断单元的电路尺寸的高基除法器,在两输入比较器和三输入比较器中将除数B的倍数B、2B和3B与余数R并行地进行比较,并通过一次得到2位的商来执行基4除法。此时,在3B=(B+2B)≤R的比较中采用三输入比较器313来实现没有加法(B+2B)的比较,并且,在三输入加法器/减法器中得到一个新余数R,用于由单个行波进位同时进行复数加法/减法R－(x+y)。
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公开(公告)号：CN1280755C
公开(公告)日：2006-10-18
申请号：CN98802395.4
申请日：1998-12-10
申请人： 精工爱普生株式会社
CPC分类号： G06F7/57 , G06F7/535 , G06F7/723 , G06F21/72 , G06F2207/3816 , G06F2207/5353 , G06F2221/2149
摘要： 对于输入数据依处理步骤进行计算并将求得的结果输出的信息处理系统，此系统包括多个计算单元(7-1～7-x)，依据处理步骤以2m(m：自然数)位计算精度执行计算，还包括多个用来级联计算单元的级联终端。当计算中所要求的最大计算精度是2n(n为自然数且是常数)位时，将x个计算单元级联成满足x≥2n/2m(x是自然数)。当计算中所要求的计算精度是2n1(n1≤n，且n1是可变的)位时，将x1个计算单元级联成满足x1≥2n1/2m(x1是自然数且是可变的)。这样，以所需精度执行计算的信息处理系统就易由硬件方式实现。此外，在这种硬件方式下易于提高计算精度。
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公开(公告)号：CN1103077C
公开(公告)日：2003-03-12
申请号：CN94191178.0
申请日：1994-12-15
发明人： 威廉姆·A·赫夫曼
IPC分类号： G06F7/52
CPC分类号： G06F7/535 , G06F2207/5353
摘要： 本发明的装置用整数除数除整数被除数、产生整数商。该装置将除数右端位与被除数的M位对齐，对该被除数和除数进行对位处理。从被除数的各个位中选定看来应该与除数对齐的位的整数值和上述除数进行比较。根据该比较结果，将与被除数的M位及其左侧的位相对应的商数位设为0。根据上述比较结果、在上述对位状态下，通过被除数除以除数，算出在未设定为0的商数位中的商位值。
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公开(公告)号：CN1246940A
公开(公告)日：2000-03-08
申请号：CN98802395.4
申请日：1998-12-10
申请人： 精工爱普生株式会社
CPC分类号： G06F7/57 , G06F7/535 , G06F7/723 , G06F21/72 , G06F2207/3816 , G06F2207/5353 , G06F2221/2149
摘要： 对于输入数据依处理步骤进行计算并将求得的结果输出的信息处理系统,此系统包括多个计算单元(7－1～7－x),依据处理步骤以2m(m:自然数)位计算精度执行计算,还包括多个用来级联计算单元的级联终端。当计算中所要求的最大计算精度是2n(n为自然数且是常数)位时,将x个计算单元级联成满足x≥2n/2m(x是自然数)。当计算中所要求的计算精度是2n1(n1≤n,且n1是可变的)位时,将x1个计算单元级联成满足x1≥2n1/2m(x1是自然数且是可变的)。这样,以所需精度执行计算的信息处理系统就易由硬件方式实现。此外,在这种硬件方式下易于提高计算精度。
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公开(公告)号：CN101324836B
公开(公告)日：2010-06-02
申请号：CN200810108561.8
申请日：2008-05-27
发明人： 本田岩
IPC分类号： G06F7/52
CPC分类号： G06F7/537 , G06F2207/5353
摘要： 一种除法电路，是以除数除被除数的除法电路，具备：倍除数生成电路，其生成从除数的2倍到2m-1(m是2以上的整数)倍的2m-2个作为除数的倍数的倍除数；和商生成电路，其通过从被除数分别减去除数及2m-2个倍除数，使得针对被除数的商从上位开始按每m位顺次生成。由此，可高速执行除法处理。
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公开(公告)号：CN101324836A
公开(公告)日：2008-12-17
申请号：CN200810108561.8
申请日：2008-05-27
发明人： 本田岩
IPC分类号： G06F7/52
CPC分类号： G06F7/537 , G06F2207/5353
摘要： 一种除法电路，是以除数除被除数的除法电路，具备：倍除数生成电路，其生成从除数的2倍到2m－1(m是2以上的整数)倍的2m－2个作为除数的倍数的倍除数；和商生成电路，其通过从被除数分别减去除数及2m－2个倍除数，使得针对被除数的商从上位开始按每m位顺次生成。由此，可高速执行除法处理。
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公开(公告)号：CN105814637A
公开(公告)日：2016-07-27
申请号：CN201480067273.6
申请日：2014-11-04
申请人： 美光科技公司
发明人： 凯尔·B·惠勒
CPC分类号： G06F7/535 , G06F5/01 , G06F2207/5353
摘要： 本发明的实例提供用于执行存储器中的除法运算的设备及方法。实例设备包括：第一地址空间，其包括耦合到感测线及第一数目个选择线的第一数目个存储器单元，其中所述第一地址空间存储被除数值。第二地址空间包括耦合到所述感测线及第二数目个选择线的第二数目个存储器单元，其中所述第二地址空间存储除数值。第三地址空间包括耦合到所述感测线及第三数目个选择线的第三数目个存储器单元，其中所述第三地址空间存储余数值。感测电路可经配置以接收所述被除数值及所述除数值，将所述被除数值除以所述除数值，且将余数结果存储于所述第三数目个存储器单元中。
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公开(公告)号：CN1186714C
公开(公告)日：2005-01-26
申请号：CN00121760.7
申请日：2000-06-04
申请人： 索尼株式会社
发明人： 平入孝二
CPC分类号： G06F7/535 , G06F2207/5353
摘要： 一种能够减小用于一次得到k位的商的基2k恢复除法除法器中的商/余数判断单元的电路尺寸的高基除法器，在两输入比较器和三输入比较器中将除数B的倍数B、2B和3B与余数R并行地进行比较，并通过一次得到2位的商来执行基4除法。此时，在3B＝(B+2B)≤R的比较中采用三输入比较器313来实现没有加法(B+2B)的比较，并且，在三输入加法器/减法器中得到一个新余数R，用于由单个行波进位同时进行复数加法/减法R-(x+y)。
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公开(公告)号：CN1109963C
公开(公告)日：2003-05-28
申请号：CN96103887.X
申请日：1996-05-03
申请人： 三星电子株式会社
发明人： 金永喆
IPC分类号： G06F7/52
CPC分类号： G06F7/535 , G06F2207/5353
摘要： 一种并行处理除法电路，其接收被除数数据，大于该被除数数据的除数数据、一起始信号和一复位信号，并输出其商数。其包括一时间控制电路；一数据寄存器；一数据选择电路；一减法器，其执行减法计算，并输出减法结果数据和表明出现的减法结果是否溢出的一输出进位。一控制信号产生电路，当该时间控制信号和该控制数据及输出进位均具有一高逻辑电平值时输出一具有高逻辑电平值的选择控制信号。以及，一结果数据产生电路。
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