公开(公告)号：CN118673856A

公开(公告)日：2024-09-20

申请号：CN202410790008.6

申请日：2024-06-19

申请人： 东南大学

发明人： 卜爱国

IPC分类号： G06F30/3315 ,  G06F30/3308 ,  G06N3/0455 ,  G06N3/08

摘要： 本发明提出了一种基于深度学习的时变负载下关键路径老化时序预测方法，首先，基于时空Transformer网络STTN中的自适应多头注意力机制，对路径子图中各个单元在空间和时间两个维度上的关联性进行建模，精准捕捉路径中相邻单元对目标单元老化时序的影响，以及工作负载序列中各元素对老化过程的贡献程度。在此基础上使用图注意力网络GAT对路径拓扑结构和时序信息进行学习，作为对STTN模型的信息补充。其次，设计了基于门控机制的特征融合网络，用于整合多尺度图学习模型的输出信息，并通过多层感知机对融合特征进行路径老化延时的回归预测。本方法对于老化的电路关键路径特征捕捉完备，对实现高精度的老化时序分析预测以及设计高鲁棒性电路具有重要意义。

公开(公告)号：CN117574820B

公开(公告)日：2024-09-17

申请号：CN202410051494.X

申请日：2024-01-15

申请人： 中科亿海微电子科技(苏州)有限公司

发明人： 刘洋 ,  蔡刚 ,  魏育成

IPC分类号： G06F30/3315

摘要： 本发明提供了一种增量时序分析方法，基于电路的时序图、电路网表和延时变化连接路径的集合进行分析，该方法包括：对所述时序图进行切片，确定所述时序图子图点集；计算所述子图点集内各节点的最大到达时间和最小要求时间；根据所述最大到达时间和最小要求时间计算连接路径的时序裕度以及关键度。在时序图上某些边的延时发生变化时，不需要调用全图的时序分析过程，只需要根据延时变化的边，对所述时序图子图进行遍历和分析，减少了时序分析的时间，从而快速地获取最新的时序分析结果，提高了工作效率，能够更好的应用于大规模电路。

公开(公告)号：CN118551706A

公开(公告)日：2024-08-27

申请号：CN202410954324.2

申请日：2024-07-16

申请人： 摩尔线程智能科技(北京)有限责任公司

发明人： 请求不公布姓名 ,  请求不公布姓名

IPC分类号： G06F30/3315 ,  G06F30/337

摘要： 本公开涉及芯片领域，提出一种芯片模块间时序调整方法及装置、电子设备和存储介质，所述方法包括：解析芯片设计文件，得到设计的芯片中各模块的端口的信号线，以及各模块之间的连接关系；在所述端口的信号线中添加寄存器，得到目标端口，所述寄存器用于对模块间传输的信号进行时延；基于所述连接关系，利用所述目标端口连接各模块，得到目标芯片。本公开实施例可提高对大规模芯片进行时序优化的效率。

公开(公告)号：CN118246394A

公开(公告)日：2024-06-25

申请号：CN202410435696.4

申请日：2024-04-11

申请人： 北京卫星制造厂有限公司

发明人： 郭帅 ,  李元锋 ,  郑莎 ,  许志尧 ,  陈子天 ,  张博 ,  刘文阳 ,  桂鹏 ,  吴琼 ,  刘丹丹 ,  孙旭 ,  刘桢 ,  孟晓宇 ,  司雪圆 ,  罗芳 ,  谢宇轩

IPC分类号： G06F30/392 ,  G06F30/394 ,  G06F30/3315

摘要： 本发明提供一种基于FPGA高精度移相的数据对齐方法，采用硬件描述语言在数据通道上插入标准延迟单元完成亚周期的细移相，得到延迟数据，计算插入标准延迟单元后的每级延迟时间；使用布局布线工具对每级延迟时间进行调整，使用时序分析工具对调整结果进行确认，使得各级延迟的延迟时间等差且单调递增；对延迟数据进行双沿采集，将时钟上升沿和下降沿采样的延迟数据分别存储，进行串并转换得到移相后的并行数据；对移相后的并行数据进行判读，记录变化点及变化点的延迟级数，通过检测数据稳态的方法进行数据对齐。本发明使航天器及地面电子设备使用低性能的FPGA和硬件描述语言实现高精度移相的数据对齐，满足产品小型化和高可靠的需求。

公开(公告)号：CN117973282B

公开(公告)日：2024-06-07

申请号：CN202410371365.9

申请日：2024-03-29

申请人： 沐曦科技(成都)有限公司

发明人： 刘凯峰

IPC分类号： G06F30/3312 ,  G06F30/3315

摘要： 本发明涉及芯片技术领域，尤其涉及一种芯片时序风险的预测方法、电子设备和介质，方法包括步骤S1、选取基准单元，基于基准单元确定归一化逻辑级数阈值R；步骤S2、获取待处理门级网表中的所有待处理时序路径{A1,A2,…,An,…,AN}；步骤S3、获取每一Ain相对于基准单元的归一化逻辑级数Bin，基于Bin获取An对应的总归一化逻辑级数Cin：步骤S4、对比每一Cin与逻辑级数阈值R，将Cin大于逻辑级数阈值R的An确定为时序风险时序路径。本发明能够基于逻辑综合产生的门级网表实现准确的芯片时序风险预测，提高了芯片开发效率。

公开(公告)号：CN117973282A

公开(公告)日：2024-05-03

申请号：CN202410371365.9

申请日：2024-03-29

申请人： 沐曦科技(成都)有限公司

发明人： 刘凯峰

IPC分类号： G06F30/3312 ,  G06F30/3315

摘要： 本发明涉及芯片技术领域，尤其涉及一种芯片时序风险的预测方法、电子设备和介质，方法包括步骤S1、选取基准单元，基于基准单元确定归一化逻辑级数阈值R；步骤S2、获取待处理门级网表中的所有待处理时序路径{A1,A2,…,An,…,AN}；步骤S3、获取每一Ain相对于基准单元的归一化逻辑级数Bin，基于Bin获取An对应的总归一化逻辑级数Cin：步骤S4、对比每一Cin与逻辑级数阈值R，将Cin大于逻辑级数阈值R的An确定为时序风险时序路径。本发明能够基于逻辑综合产生的门级网表实现准确的芯片时序风险预测，提高了芯片开发效率。

公开(公告)号：CN117875236A

公开(公告)日：2024-04-12

申请号：CN202311811682.X

申请日：2023-12-26

申请人： 杭州行芯科技有限公司

发明人： 请求不公布姓名 ,  请求不公布姓名

IPC分类号： G06F30/3315

摘要： 本申请涉及一种比较寄生参数文件的方法、装置、电子设备及存储介质，方法包括：基于至少一寄生参数文件对目标电路进行时序分析，确定目标电路中至少一目标节点的时序信息，其中，各目标节点的时序信息包括分别对应于至少一寄生参数文件的时序信息；将至少一目标节点的时序信息与至少一目标节点的参考时序信息进行比较，获取寄生参数文件的比较结果，其中，至少一目标节点的参考时序信息基于参考寄生参数文件对目标电路进行时序分析得到，至少一寄生参数文件与参考寄生参数文件为对应目标电路的不同寄生参数文件。本申请的技术方案，通过分析时序信息的方式实现寄生参数文件之间的比较，更加便捷、准确。

公开(公告)号：CN117688883A

公开(公告)日：2024-03-12

申请号：CN202311778045.7

申请日：2023-12-21

申请人： 恒玄科技(上海)股份有限公司

发明人： 曾子豪

IPC分类号： G06F30/3315 ,  G06F30/392 ,  G06F30/394 ,  G06F30/327

摘要： 本申请涉及一种数字芯片时序优化期间EDA工具间的交互方法及介质。所述数字芯片时序优化包括依序在时序优化各个步骤之间进行多个轮次的迭代，所述交互方法包括设置监控模块，由监控模块在各个轮次的迭代过程中，对各个步骤所使用的EDA工具完成状态进行监控，使得前序步骤的EDA工具的操作完成后，输出对应的完成信号，以便对后序步骤所需文件进行准备和确认，并生成后序步骤EDA工具的启动信号。此外，还将各个轮次相关信息与对应轮次的时序优化结果关联存储，以便用户按需选用任一轮次的优化结果。本申请实现了时序优化各步骤的自动化执行以及多轮次优化之间的自动化衔接迭代，提高了数字芯片时序优化效率，降低了对人力投入的要求。

公开(公告)号：CN117291128A

公开(公告)日：2023-12-26

申请号：CN202311584915.7

申请日：2023-11-27

申请人： 珠海星云智联科技有限公司

发明人： 刘大宇 ,  战永超

IPC分类号： G06F30/3315 ,  G06F30/398 ,  G06F30/337 ,  G06F30/394 ,  G06F111/04 ,  G06F111/06

摘要： 本申请涉及计算机技术领域且提供一种用于芯片设计工程自动化的方法、计算机设备及介质。该方法包括获得第一逻辑设计代码以及第一命令；解析命令以便确定多种布局布线策略和对应的多个设计套件；调动多个设计套件，分别地对第一逻辑设计代码进行综合操作得到对应的多个布局布线结果；对多个布局布线结果分别进行时序分析得到对应的多个时序分析结果；基于时序约束要求选择符合时序约束要求的一个或者多个时序分析结果；选择最优时序分析结果和多个设计套件中的相应第一设计套件；基于第一逻辑设计代码和第二逻辑设计代码之间的差异，选择性地调动第一设计套件对第二逻辑设计代码进行综合操作。如此提升自动化程度和提高效率。

公开(公告)号：CN117236246A

公开(公告)日：2023-12-15

申请号：CN202311266370.5

申请日：2023-09-28

申请人： 东南大学

发明人： 曹鹏 ,  丁文杰 ,  姜海洋

IPC分类号： G06F30/3315 ,  G06F30/392 ,  G06N3/0455 ,  G06N3/0499 ,  G06N3/08 ,  G06F119/02

摘要： 本发明公开了一种考虑多输入转换效应的单元时序预测方法、设备及介质，对于多输入组合逻辑单元，通过提取时序弧输入模式和标准单元中晶体管的特征信息，构建并训练MIS效应影响下的标准单元时序库校正模型，用于预测相较于未考虑MIS效应时单元时序库的校正量。本发明提出的考虑多输入转换效应的单元时序模型构建，对原有的时序库时序延时结果进行校正可以应用在数字电路静态时序分析中，与传统的未考虑MIS效应的单元时序库建模方式相比，本发明可以准确且快速地对标准单元进行时序建模，减少由于MIS效应导致的保持时间检查和建立时间检查时的乐观或悲观分析，从而避免性能损失或导致功能故障。