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公开(公告)号：CN118900108A
公开(公告)日：2024-11-05
申请号：CN202410991887.9
申请日：2024-07-23
申请人： 西安电子科技大学
摘要： 本发明涉及MEMS谐振器突发模式驱动电路，属于微机电子机械系统技术领域，包括：C/V转换电路用于获取谐振位移信号中的幅值信息；幅值自动增益控制电路用于产生MEMS谐振器的驱动信号并控制其谐振幅值；突发模式锁相环及驱动控制电路包括：突发模式驱动控制电路用于判断MEMS谐振器偏离稳态的程度，调整功耗门控信号的占空比，功耗门控信号通过C/V电路可控电源和AGC电路可控电源控制C/V转换电路和幅值自动增益控制电路开启与关断；突发模式锁相环用于相位锁定。本发明通过自适应控制C/V转换电路和幅值自动增益控制电路的开启与关断，在动态降低驱动电路功耗的同时，保证MEMS谐振器在非恒定温度的下的快速启动。
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公开(公告)号：CN118889547A
公开(公告)日：2024-11-01
申请号：CN202410976305.X
申请日：2024-07-20
申请人： 广西大学
摘要： 本发明公开了一种基于惯性调节器的定频锁相环，属于电力电子变流器锁相技术领域。本发明设计了一种具有双输入的惯性调节器来获取并网点电压的频率，从而提出了一种抗扰动能力强的定频锁相环。首先，采集变流器并网点三相电压信号并进行abc/dq坐标变换，转化至dq坐标系下的电压分量。然后，将q轴电压分量和并网点额定角频率作为惯性调节器的两个输入，获得并网点的角频率信息。最后，对角频率进行积分得到并网点电压相位，并用于下一次坐标变换形成单位负反馈回路。所述定频锁相环结构简单，具有良好的动态性能和抗噪能力，能够有效抑制新能源并入定频电网引发的次超同步振荡。
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公开(公告)号：CN111541448B
公开(公告)日：2024-10-29
申请号：CN202010477474.0
申请日：2020-05-29
申请人： 杰创智能科技股份有限公司
摘要： 本发明公开了一种超低功耗环形振荡器电路及方法，其中的一种超低功耗环形振荡器电路，包括电流镜电路、第一级反相电路、第二级反相电路、偏置电路、第三级反相电路、第四级反相电路、第四级反相电路、分频器；所述电流镜电路、第一级反相电路、第二级反相电路、偏置电路、第三级反相电路、第四级反相电路、第四级反相电路、分频器依次连接；本发明的超低功耗环形振荡器电路，具有超低功耗，该部分电路整体电流可低于10nA，占空比精准实现50%，频率偏差小等优点。可广泛应用于各种对低功耗有严格要求的芯片中。
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公开(公告)号：CN113890532B
公开(公告)日：2024-09-10
申请号：CN202010637096.8
申请日：2020-07-03
申请人： 瑞昱半导体股份有限公司
摘要： 本发明公开了电子装置的接收端及定时恢复操作的相位阈值的设定方法。电子装置的接收端包含模拟前端电路、鉴相器，以及计算电路。模拟前端电路接收输入信号并且根据相位控制信号调整输入信号的相位。鉴相器检测输入信号的相位以产生目前相位值及相位差累计值、根据相位差累计值计算目标相位值，并根据目标相位值及目前相位值产生第一相位驱动值。计算电路根据第一相位驱动值及相位阈值产生相位控制信号。在计算电路产生相位控制信号之后，鉴相器产生第二相位驱动值，计算电路根据第一相位驱动值及第二相位驱动值更新相位阈值。
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公开(公告)号：CN113162612B
公开(公告)日：2024-09-06
申请号：CN202110400875.0
申请日：2021-04-14
申请人： 中国原子能科学研究院
摘要： 本发明公开了一种全数字自激电路，包括高频腔体、高频腔体输入端的发射机、高频腔体输出端的比较器、连接比较器输出端和发射机输入端从而构成全数字自激环路的FPGA；所述FPGA包括DDS、CPU、锁相环，该DDS用于使环路的频率与腔体的谐振频率保持一致，其输入端连接CPU和锁相环，输出端连接发射机；该CPU用于控制DDS的幅度和相位、以及控制锁相环选择时钟源，该锁相环用于给DDS提供时钟输入信号，其特征在于：该全数字自激电路采用DDS作为系统的信号源，具体为采用DDS的输出作为DDS的时钟输入，所述的发射机即为放大器，本发明把大家认为只能在他激环路中应用的DDS核心器件应用到自激环路中，而且实现方式非常简单,经过实验室测试成功,取得了预料不到的效果。
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公开(公告)号：CN118590041A
公开(公告)日：2024-09-03
申请号：CN202410798758.8
申请日：2024-06-20
申请人： 中国电子科技集团公司第十研究所 , 中航技进出口有限责任公司
摘要： 本发明公开了一种数字集成电路时钟复位系统，涉及集成电路应用领域，包括，复位同步电路，根据输入的复位请求包括但不限于按键复位请求、上电复位请求等跨时钟到参考时钟域，产生参考时钟域的复位源信号，用于复位计数器电路和锁相环电路；所述计数器电路产生第二阶段复位信号，用于复位时钟切换电路和复位管理电路；所述锁相环电路输出高频时钟到时钟切换电路；所述时钟切换电路在第二阶段复位信号、所述锁相环电路的时钟锁定状态及相关配置信息控制下实现参考时钟和高频时钟无缝切换，输出系统时钟；所述复位管理电路根据第二阶段复位信号及其它模块配置复位信号产生芯片内其它模块复位信号。
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公开(公告)号：CN114647598B
公开(公告)日：2024-08-30
申请号：CN202110104622.9
申请日：2021-01-26
申请人： 马来西亚瑞天芯私人有限公司
摘要： 本发明涉及一种知识产权模块(10)的时钟系统(100)，包括：锁相环块(3)，用于产生时钟输出；时钟相位对齐时钟(5)，其与主机接口连接以支持外围知识产权时钟域的拼接；其特征在于，可配置参考时钟，其包括可配置参考时钟树(2)和可配置参考时钟源(31)，用于将每个知识产权模块(10)的锁相环块(3)分组为单个同步时钟；子模块时钟组件(32)，用于运行与参考时钟不同的工作频率；全局时钟，其包括用于接收时钟输出的0°和90°相移时钟的时钟对，和用于占空比校正和周期间校正的180°和270°相移时钟的时钟对；可配置相位补偿先进先出(FIFO)(7)；该时钟系统支持拼接模块化外围知识产权模块，以形成宽外部存储器接口。
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公开(公告)号：CN118519495A
公开(公告)日：2024-08-20
申请号：CN202310173275.4
申请日：2023-02-20
申请人： 华为技术有限公司
发明人： 李秘
摘要： 一种产生时钟毛刺信号的方法，由FPGA执行。FPGA采集到触发信号，对触发信号的高电平延迟一段时间，让触发信号的每个周期产生多个毛刺。FPGA改变毛刺的持续时间，让每个毛刺的持续时间处在设定时间范围，避免毛刺的持续时间过小而被目标被测设备的PLL过滤，以及毛刺的持续时间过大导致目标被测设备无法工作。FPGA改变时钟信号的频率，产生多毛刺的时钟毛刺信号。多毛刺的时钟毛刺信号的每个周期内产生设定数量的毛刺，避免单个周期内的毛刺数量比较少被目标被测设备的PLL过滤。
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公开(公告)号：CN113067580B
公开(公告)日：2024-08-06
申请号：CN202110330444.1
申请日：2021-03-24
申请人： 上海仁童电子科技有限公司
摘要： 本发明公开了一种信号物理层质量评估的频率锁定方法及装置，实现过程先对采样信号进行粗略估计，再基于粗略估计值分别进行频率降低方向和频率升高方向的信号重采样，对于重采样得到的信号，衡量其信号的混乱程度并做出频率估计调整，这样，经过反复的多次迭代最终能够确定准确的频率修正值，确定准确的信号频率。该实现方案可在较低采样率下获得较高的频率估计精度，适用于低算力设备的快速计算，或高算力设备对大量对象进行计算；同时对于各种总线信号具有很好的通用性。
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公开(公告)号：CN113497620B
公开(公告)日：2024-07-26
申请号：CN202110368825.9
申请日：2021-04-06
申请人： 円星科技股份有限公司
摘要： 本申请公开了一种时钟数据恢复电路和多路复用器电路。所述时钟数据恢复电路包括鉴相器、鉴频鉴相器、多路复用器电路、转换级及振荡器。所述鉴相器用以检测数据信号与振荡信号之间的相位差，以产生第一组误差信号。所述鉴频鉴相器用以检测参考时钟信号与所述振荡信号之间的相位及频率差，以产生第二组误差信号。所述多路复用器电路根据选择信号选择性地输出所述第一组误差信号或所述第二组误差信号，作为第三组误差信号。所述转换级根据所述选择信号决定一组增益，并使用所述一组增益转换所述第三组误差信号，以产生一组输入信号。所述振荡器根据所述一组输入信号产生所述振荡信号。所述时钟数据恢复电路能够简化设计，缩小电路面积及降低成本。
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