公开(公告)号：EP0909032A2

公开(公告)日：1999-04-14

申请号：EP98119126.5

申请日：1998-10-09

申请人： SEIKO EPSON CORPORATION

发明人： Tamura, Noboru, c/o Seiko Epson Corporation

IPC分类号： H03K17/66

CPC分类号： H03K17/667 ,  H01L41/042

摘要： An electric charge is supplied to or received from capacitors (C1, C2) when a piezoelectric element (C3) is charged or discharged by controlling transistors (Q17, Q18, Q15, Q10) which are in a first charging path (CL1) for charging from a power supply to the piezoelectric element (C3), a second charging path (CL2) for charging from the capacitors (C1, C2) to the piezoelectric element (C3), a first discharging path (DL1) for discharging from the piezoelectric element (C3) to ground (G) and a second discharging path (DL2) for discharging from the piezoelectric element (C3) to the capacitors (C1, C2), respectively.

摘要翻译： 当通过控制用于充电的第一充电路径（CL1）的晶体管（Q17，Q18，Q15，Q10）对压电元件（C3）进行充电或放电时，向电容器（C1，C2）供电或接收电荷 从电源向压电元件（C3）供给从电容器（C1，C2）向压电元件（C3）充电的第二充电路径（CL2），从压电元件（C3）排出的第一放电路径（DL1） （C3）到地（G）的第二放电路径（DL2）和用于从压电元件（C3）向电容器（C1，C2）放电的第二放电路径（DL2）。

公开(公告)号：EP0612448A1

公开(公告)日：1994-08-31

申请号：EP92925269.0

申请日：1992-11-16

申请人： HARRIS CORPORATION

发明人： WHITNEY, Donald, Karl

IPC分类号： H03K17

CPC分类号： H03K17/667

摘要： Circuit rapide de commutation de tension, insensible à l'application d'une tension inverse sur ses bornes d'entrée. Ce circuit comprend des circuits à transistors de relais de tension à agencement symétrique couplés respectivement entre une première et une deuxième borne d'entrée de tension et une borne de sortie de tension commutée. Le premier circuit à transistors de relais de tension sert à relayer à la borne de sortie une première tension appliquée à la première borne d'entrée, en réponse à l'application régulée de courant directement à la borne de sortie par une première source de courant commuté. De manière analogue, le deuxième circuit à transistors de relais de tension sert à relayer directement à la borne de sortie une deuxième tension appliquée à la deuxième borne d'entrée, en réponse à la suppression de courant de la borne de sortie à l'aide d'une deuxième source de courant commuté. Chaque circuit à transistors de relais de tension comprend de préférence deux paires de transistors bipolaires de polarités complémentaires, dont les jonctions base-émetteur sont couplées en série entre la première borne d'entrée de tension et la borne de sortie, de sorte qu'il ne se produise essentiellement aucune chute de tension entre une borne d'entrée de tension et la borne de sortie. Afin d'empêcher toute inversion involontaire lors de l'application des tensions élevée et faible aux bornes d'entrée de tension du circuit commutateur, un circuit de protection contre l'inversion de tension est couplé entre les premier et deuxième circuits à transistors de relais de tension, et sert à limiter le flux de courant à travers lesdits circuits à transistors de relais de tension.

公开(公告)号：EP0534680A1

公开(公告)日：1993-03-31

申请号：EP92308477.6

申请日：1992-09-17

申请人： RAYTHEON COMPANY

发明人： Russell, Mark E. ,  Miller, David C.

IPC分类号： G01S13/00 ,  H02H9/00

CPC分类号： H03K17/74 ,  H03K17/667

摘要： A timing delay circuit (34) includes a first transistor (Q5) having a control electrode (Q5B) coupled to an input terminal (34a), a reference electrode (Q5C) coupled to a first DC bias terminal (28a) and an output electrode (Q5E) coupled to an output terminal (34b) of the timing delay circuit (34); a second transistor (Q6) having a control electrode (Q6B) coupled to the input terminal (34a), a reference electrode (Q6C) coupled to a second bias terminal (28b) and an output electrode (Q6E); and a third transistor (Q7) having a control electrode (Q7B) coupled to the output electrode (Q6E) of the second transistor (Q6), a reference electrode (Q7C) coupled to the second bias terminal (28b) and an output electrode (Q7E) coupled to the output terminal (34b) of the timing delay circuit (34). The timing delay circuit (34) is the output stage of a driver circuit (28) for a PIN diode (36) which acts as a limiter between a radar transmit/receive duplexor (14) and the radar receiver (20). Control logic signals are applied to a line circuit (24) and converted into signals of suitable voltage and current by a CCD device (26), a voltage translator circuit (30), and a current amplifier (32) before application to the input terminal (34a) of the timing delay circuit (34), which ensures rapid switching.

摘要翻译： 定时延迟电路（34）包括第一晶体管（Q5），其具有耦合到第一DC偏置端子（28a）的输入端（34A），一个参比电极（Q5C）耦合到控制电极（Q5B）和输出电极 在输出端耦合到（Q5E）（34b）的定时延迟电路（34）; 耦合到第二偏压端子的第二晶体管（Q6），其具有耦合到所述输入端子（34A），一个参比电极（Q6C）的控制电极（Q6B）（28B）和输出电极（Q6E）; 和耦合到所述第二偏置端子的第三晶体管（Q7）具有耦合到所述第二晶体管（Q6），参比电极（Q7C）的输出电极（Q6E）的控制电极（Q7B）（28B）和输出电极（ Q7E）耦合到输出端子（34b）的定时延迟电路（34）。 定时延迟电路（34）为PIN二极管（36），其用作雷达发射之间的限幅器的驱动器电路（28）的输出级/接收双工器（14）和雷达接收机（20）。 控制逻辑信号被施加到一个用户线电路（24）和施加到输入端之前被转换成合适的电压和电流的信号由CCD设备（26），一个电压转换器电路（30），和一个电流放大器（32） 定时延迟电路（34），这确保了快速切换的（34A）。

公开(公告)号：EP0387463A1

公开(公告)日：1990-09-19

申请号：EP89480046.5

申请日：1989-03-14

申请人： International Business Machines Corporation

发明人： Boudon, Gérard ,  Mollier, Pierre ,  Ogura, Seiki ,  Omet, Dominique ,  Tannhof, Pascal ,  Wallart, Franck

IPC分类号： H03K19/013 ,  H03K17/66

CPC分类号： H03K19/013 ,  H03F1/308 ,  H03F3/3008 ,  H03F3/3071 ,  H03K17/667

摘要： The present invention relates to fast complementary emit­ter follower drivers/buffers to be used in either a CMOS or pure complementary bipolar environment. The output driver (22) comprises top NPN and bottom PNP output tran­sistors (T1, T2) with a common output node (N) connected therebetween. A terminal (15) is connected to the said output node (N) where the output signal (VOUT) is avail­able. The pair of bipolar output transistors is biased between the first and second supply voltages (VH, GND). The output driver is provided with a voltage translator circuit (S) connected between the base nodes (B1, B2) of the output transistors (T1, T2). Logic signals (IN1, IN2), supplied by a preceding driving circuit (21), are applied to said base nodes. According to the invention, the volt­age translator circuit (S) comprises two diodes (D1, D2) connected in series, preferably implemented with a main bipolar transistor having a junction shorted by a diode connected transistor to form a Darlington-like configura­tion. As a result, the voltage shift VS between the base nodes is selected to have the said output transistors operating at an operating point which ensures minimum delay and power consumption. In a typical bipolar technol­ogy, VS is made to be a approximately equal to 1,5 V. Additional features comprise the connection of a capacitor (C) between the base nodes and resistances (R1, R2) to the base nodes. The preceding driving circuit may be a CMOS logic gate or an ECL logic circuit.

摘要翻译： 本发明涉及用于CMOS或纯互补双极环境中的快速互补射极跟随器驱动器/缓冲器。 输出驱动器（22）包括顶部NPN和底部PNP输出晶体管（T1，T2），其间连接有公共输出节点（N）。 端子（15）连接到输出信号（VOUT）可用的所述输出节点（N）。 一对双极性输出晶体管在第一和第二电源电压（VH，GND）之间被偏置。 输出驱动器设置有连接在输出晶体管（T1，T2）的基本节点（B1，B2）之间的电压转换器电路（S）。 由前一驱动电路（21）提供的逻辑信号（IN1，IN2）被施加到所述基本节点。 根据本发明，电压转换器电路（S）包括串联连接的两个二极管（D1，D2），优选地由具有由二极管连接的晶体管短接的结的主双极晶体管实现，以形成达林顿状配置。 结果，选择基本节点之间的电压偏移VS使得所述输出晶体管在确保最小延迟和功耗的操作点处工作。 在典型的双极技术中，VS被制成大约等于1.5V。另外的特征包括将基本节点之间的电容器（C）和电阻（R1，R2）连接到基本节点。 前面的驱动电路可以是CMOS逻辑门或ECL逻辑电路。

公开(公告)号：EP0327846A1

公开(公告)日：1989-08-16

申请号：EP89100811.2

申请日：1989-01-18

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Kriedt, Hans, Dipl.-Ing. ,  Müller, Wladimir, Dipl.-Ing.

IPC分类号： H03F3/72 ,  H03K17/68

CPC分类号： H03K17/6872 ,  H03F3/72 ,  H03K17/16 ,  H03K17/667 ,  H03K17/68 ,  H03K17/74

摘要： Ein mit einer Gegentaktendstufe (T1,T2) und einer Differenzver­stärkerstufe (T3,T4) ausgestatteter, gegengekoppelter Minimal­operationsverstärker, der als Referenzpotential ein gegebenes Bezugspotential erhält, schließt Signale, die auf den Ausgang (A) des Operationsverstärkers gegeben werden, gegen das gegebene Be­zugspotential kurz, wenn der durch die Stromquelle (Q) eingepräg­te Ruhestrom der Differenzverstärkerstufe (T3,T4) zugeschaltet wird. Bei abgeschaltetem Ruhestrom der Differenzverstärkerstufe (T3,T4) übt durch das Sperren der Transistoren der Gegentakt­endstufe (T1,T2) der Operationsverstärker keinen Einfluß auf das Signal aus.

摘要翻译： 运算放大器基于一对推挽输出级（T1，T2），差分放大器级（T3，T4），电流源（Q）和电流镜（Q1，Q2）。 推挽级被配置为基于npn晶体管（T1）和pnp晶体管（T2）的互补射极跟随器。 基极连接耦合到用于工作点设置的二极管（D1，D2）。 通过二极管（DA）提供输出到差分放大器级的反馈耦合，并将增益设置为单位值。 输出通过耦合到参考电位的电阻（R1）和另一个电阻（R2）产生。

公开(公告)号：EP0060096A3

公开(公告)日：1982-12-08

申请号：EP82301110

申请日：1982-03-04

申请人： SONY CORPORATION

发明人： NISHIMURA, TOSHIMICHI ,  NOGUCHI, TAKASHI

IPC分类号： G11C19/28 ,  H03K3/286 ,  H03K5/02 ,  H03K17/66 ,  H04N5/335 ,  H04N5/3725 ,  H04N5/378

CPC分类号： H03K5/02 ,  G11C19/285 ,  H03K17/667

公开(公告)号：EP0028293A1

公开(公告)日：1981-05-13

申请号：EP80104751.5

申请日：1980-08-12

申请人： International Business Machines Corporation

发明人： Konian, Richard Robert ,  Walsh, James Leo

IPC分类号： H03K5/02 ,  H03K19/20

CPC分类号： H03K5/02 ,  H03K17/667 ,  H03K19/0136

摘要： An emitter follower series-connected pair of complementary transistors (2,3) provide an output signal at the junction (20) between their commonly connected emitters. The NPN transistor (2) of the pair oftransistors (2,3) is directly driven by an input signal applied to its base. The PNP transistor (3) ofthe pair of transistors (2,3) is driven through a series connection of a NPN transistor (1) and a Schottky diode (4), the base ofthe NPN transistor (1) also receiving said input signal. The forward voltage of the Schottky diode (4) is less than the voltage V b e of the PNP transistor (3). The PNP transistor (3) nominally is held off and conducts only on negative-going input signal transitions to discharge the capacitive load (6). The NPN transistor (2) of the pair of transistors conducts only on positive-going input signal transitions to charge the capacitive load (6). The circuit (14) which has a low power dissipation and a fast response for driving capacitive loads can be extended (15,16) to perform NOR logic and to provide a pair of output signals in phase opposition to each other.

摘要翻译： 串联连接的一对互补晶体管（2,3）在它们共同连接的发射极之间的结（20）处提供输出信号。 一对晶体管（2,3）的NPN晶体管（2）由施加到其基极的输入信号直接驱动。 一对晶体管（2,3）的PNP晶体管（3）通过NPN晶体管（1）和肖特基二极管（4）的串联连接驱动，NPN晶体管（1）的基极也接收所述输入信号 。 肖特基二极管（4）的正向电压小于PNP晶体管（3）的电压Vbe。 PNP晶体管（3）名义上被保持，并且仅在负向输入信号转变上导通以对容性负载（6）放电。 一对晶体管的NPN晶体管（2）仅在正向输入信号转换时导通，以对容性负载（6）充电。 可以扩展具有低功耗和用于驱动电容性负载的快速响应的电路（14）（15,16）以执行NOR逻辑并且提供一对与每个oth相位相反的输出信号。

公开(公告)号：EP1035651A3

公开(公告)日：2003-11-05

申请号：EP00200834.0

申请日：2000-03-08

申请人： Texas Instruments Incorporated

发明人： Fukui, Eizo

IPC分类号： H03K17/66

CPC分类号： H03K17/16 ,  H03K17/667 ,  H03K2217/0036

摘要： To realize a driving circuit and a charging pump booster circuit utilizing said [driving circuit] capable of reducing the power consumption and the noise generated during switching. Transistors Q1 and Q2 are controlled based on a control signal input into an input terminal T in , and a charge/discharge current is output to an output terminal T out . The base of a transistor Q5, having almost the same characteristics as those of the transistor Q1, is connected to the base of the transistor Q1 in order to have the transistor Q5 generate a current corresponding to the turning on/off of the transistor Q1, and the current from said transistor Q5 is reflected toward a resistance element R1 by means of a current mirror circuit comprising transistors Q6 and Q7, so that base voltage of the transistor Q2 can be set lower while the transistor Q1 is on in order to hold the transistor Q2 to the OFF status. As a result, leak-through current in the transistors Q1 and Q2 can be reduced and switching noises created by said leak-through current can be restrained.

摘要翻译： 为了实现利用所述[驱动电路]的驱动电路和充电泵升压电路，其能够降低在切换期间产生的功耗和噪声。 基于输入到输入端子Tin中的控制信号来控制晶体管Q1和Q2，并且将充电/放电电流输出到输出端子Tout。 具有与晶体管Q1几乎相同的特性的晶体管Q5的基极连接到晶体管Q1的基极，以使晶体管Q5产生对应于晶体管Q1的导通/截止的电流， 并且借助于包括晶体管Q6和Q7的电流镜像电路将来自所述晶体管Q5的电流反射向电阻元件R1，使得晶体管Q2的基极电压可以设定为较低，同时晶体管Q1导通以便保持 晶体管Q2处于关断状态。 结果，可以减小晶体管Q1和Q2中的漏电流，并且可以抑制由所述漏电流产生的开关噪声。

公开(公告)号：EP1317793A1

公开(公告)日：2003-06-11

申请号：EP01974027.3

申请日：2001-09-06

申请人： Infineon Technologies AG

发明人： AUSSERLECHNER, Udo

IPC分类号： H02M3/07

CPC分类号： H03K17/667 ,  H02M3/07 ,  H03K17/0422 ,  H03K17/063

摘要： A charge pump circuit for production of an output voltage (UA), greater than a supply voltage (VDD) for the charge pump circuit is disclosed, comprising a first and a second charge store (C1, C2), which are controlled in such a way and connected to each other such that the output voltage (UA) is higher than the voltage limit of the individual capacitors (C1, C2). Switching means (T2, T3) are alternately switched on and off depending on a high frequency signal (CLK) so that during a first clock phase the first charge store (C1) is charged up and during a second clock phase the charge in the first charge store is transferred to the second charge store (C2). The charge pump circuit is characterised in low current requirement, high output voltages (UA) and generation of an output voltage (UA) with low internal resistance. In a preferred embodiment the switching means comprise bipolar transistors, fitted with anti-saturation circuits (AS1, AS2).

公开(公告)号：EP0487176A3

公开(公告)日：1993-03-17

申请号：EP91303270.2

申请日：1991-04-12

申请人： ANALOGIC CORPORATION

发明人： McMorrow, Richard H., Jr. ,  Weedon, Hans

IPC分类号： H03F1/30 ,  G11C27/02 ,  H03F3/217 ,  H03F3/45

CPC分类号： H03K17/04106 ,  H03F1/30 ,  H03F1/303 ,  H03K17/667 ,  H03K17/6872

摘要： A voltage to current conversion switching system includes an input terminal (12) for receiving input signal voltage to be converted to a current; an output terminal (24); a first, positive channel (14) having a first offset amplifier (18) for introducing a positive offset to the input signal; a first voltage to current amplifier (20) responsive to the first offset amplifier; and first switching means (22) responsive to the first voltage to current amplifier to provide a first offset current signal (I₁) to the output terminal; a second, negative channel (16) having a second offset amplifier (26) for introducing a negative offset to the input signal; a second voltage to current amplifier (28) responsive to the second offset amplifier; and second switching means (30) responsive to the second voltage to current amplifier to provide a second equal and opposite offset current signal (I₂) to the output terminal to compensate for the temperature drift and switching current injection in the first and second offset current signals; and drive means (32) for actuating the first and second switch means simultaneously to open and close and periodically combine the first and second offset current signals to produce an output current compensated for temperature drift and switching current injection.