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    VERFAHREN ZUM ERSTELLEN UND BEREITSTELLEN EINES FPGA BUILD RESULTS EINES FPGA-MODELLS
    22.
    发明公开
    VERFAHREN ZUM ERSTELLEN UND BEREITSTELLEN EINES FPGA BUILD RESULTS EINES FPGA-MODELLS 审中-公开

    公开(公告)号：EP4375869A1

    公开(公告)日：2024-05-29

    申请号：EP22209730.5

    申请日：2022-11-25

    Applicant: dSPACE GmbH

    Inventor： Lubeley, Dominik ,  Kronmüller, Martin ,  Puschmann, Frank ,  Hagendorf, Jörg

    IPC: G06F30/323 ,  G06F30/327 ,  G06F30/3308 ,  G06F30/343 ,  G06F117/08

    CPC classification number: G06F30/343 ,  G06F30/323 ,  G06F30/327 ,  G06F30/3308 ,  G06F2117/0820200101

    Abstract: Die Erfindung betrifft ein Verfahren zum Erstellen und Bereitstellen eines FPGA Build Results eines FPGA-Modells (1) mit wenigstens einer FPGA-Gesamtfunktionalität (2), mit folgenden Verfahrensschritten:
    a) Kennzeichnen des FPGA-Untersystems (5), wobei mittels des FPGA-Untersystems (5) die FPGA-Funktionalität eines FPGA-Modells (1) konfigurierbar ist,
    b) Kennzeichnen des Vorskalierungs-Untersystems (6) und des Nachskalierungs-Untersystems (7) eines FPGA-Modells (1) zur Ausführung auf einem Prozessor,
    c) Kennzeichnen von internen und externen Schnittstellen in dem Vorskalierungs-Untersystem (6) und Nachskalierungs-Untersystem (7), wobei die internen Schnittstellen einen Datenfluss innerhalb des FPGA-Modells (1) und die externen Schnittstellen einen Datenfluss von dem FPGA-Modell (1) weg gewährleisten,
    d) Generieren der FPGA-Gesamtfunktionalität (2),
    e) Generieren des FPGA Build Results anhand der generierten FPGA-Gesamtfunktionalität (2), wobei das FPGA Build Result eine einzelne Gesamtcontainer-Datei umfasst,
    f) Bereitstellen des FPGA Build Results an eine weitere Anwendung zum Bestimmen einer Funktionalität eines das FPGA-Modell (1) und das Prozessormodell (3) umfassendes Gesamtmodell (4).
    Auf diese Weise wird ein Verfahren zum Modellieren eines FPGA Build Results bereitgestellt, das zu einem einheitlichen FPGA-Modell (1) führt und somit die Weiterverwendung des FPGA-Build Results sicher und einfach gestaltet werden kann.

    SYSTEM AND METHOD FOR INTERFACE PROTECTION
    26.
    发明公开
    SYSTEM AND METHOD FOR INTERFACE PROTECTION 审中-公开

    公开(公告)号：EP4012596A1

    公开(公告)日：2022-06-15

    申请号：EP21211516.6

    申请日：2021-11-30

    Applicant: Arteris, Inc.

    Inventor： CODDINGTON, John ,  MELICIANI, Sylvain ,  GREUS, Frederic ,  Van RUYMBEKE, Xavier

    IPC: G06F30/333 ,  G06F30/327 ,  G06F115/02 ,  G06F119/02 ,  G06F115/08 ,  G06F117/02

    Abstract: A system and method for adding interface protection (408b, 412b, 414b, 416b) to an electronic design (402b) using parameters. The electronic design and interface protection scheme are defined as parameters. An interface protection model creates interface protection implementation parameters that describe the implementation details of the interface protection. A hardware description model uses the electronic design parameters and the interface protection implementation parameters to create a hardware description. The interface protection scheme can be a built-in protection scheme, a user defined scheme, a scheme that includes place holders that the user may define later, and a combination of the preceding. The interface protection scheme may contain components to help with the retiming of the description of hardware.

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