公开(公告)号：EP0339165B1

公开(公告)日：1995-07-12

申请号：EP88480011.1

申请日：1988-04-29

申请人： International Business Machines Corporation

发明人： Mollier, Pierre ,  Tannhof, Pascal

IPC分类号： H03K19/017 ,  H03K19/094

CPC分类号： H03K19/09436 ,  H03K19/01721

公开(公告)号：EP0200230B1

公开(公告)日：1991-09-04

申请号：EP86106035.8

申请日：1986-05-02

申请人： NEC CORPORATION

发明人： Hirayama, Hiromitsu

IPC分类号： H03K19/094

CPC分类号： H03K19/018542 ,  H03K19/09436

公开(公告)号：EP0439203A2

公开(公告)日：1991-07-31

申请号：EP91105272.8

申请日：1986-11-10

申请人： TEKTRONIX INC.

发明人： Caspell, George J.

IPC分类号： H03K5/13 ,  H03K3/03 ,  H03K19/0952

CPC分类号： H03K3/03 ,  H03K5/133 ,  H03K19/09436 ,  H03K2005/00071 ,  H03K2005/00195 ,  H03K2005/00208 ,  H03K2005/00228

摘要： A delay circuit (14) of the type having current tree (60) for selectively applying a current source (66) to either a first (62) or a second (64) circuit node in response to the state of an input signal (Vin), the circuit nodes being resistively coupled (76, 78) to a first voltage source (Vdd) and providing an output signal (V3, V4) delayed from the input signal according to a delay response, the delay circuit being characterized by:
   a first capacitance circuit (102, 108, 120) coupled between a second variable magnitude voltage source (Vc) and the first circuit node; and
   a second capacitance circuit (100, 104, 118) coupled between the second variable magnitude voltage source and the second circuit node, the capacitances of the first and second capacitance circuits varying according to the magnitude of the second variable magnitude voltage source, the first and second capacitance circuits determining the delay response for the delay circuit.

摘要翻译： 一种具有当前树（60）的类型的延迟电路（14），用于响应于输入信号（Vin）的状态选择性地将电流源（66）施加到第一（62）或第二（64）电路节点 ），所述电路节点与第一电压源（Vdd）电阻耦合（76,78），并根据延迟响应提供从所述输入信号延迟的输出信号（V3，V4），所述延迟电路的特征在于： 耦合在第二可变电压源（Vc）和第一电路节点之间的第一电容电路（102,108,120）; 以及耦合在所述第二可变量值电压源和所述第二电路节点之间的第二电容电路（100,104,118），所述第一和第二电容电路的电容根据所述第二可变电压源的幅度而变化，所述第一电容电路 以及第二电容电路确定延迟电路的延迟响应。

公开(公告)号：EP0425838A1

公开(公告)日：1991-05-08

申请号：EP90119101.5

申请日：1990-10-05

申请人： KABUSHIKI KAISHA TOSHIBA ,  TOSHIBA MICRO-ELECTRONICS CORPORATION

发明人： Nagasawa, Hironori, c/o Intellectual Property Div.

IPC分类号： H03K19/094

CPC分类号： H03K5/151 ,  H03K19/01721 ,  H03K19/09436

摘要： In a source-coupled FET logic type output circuit, the drain electrodes of first and second FETs (Q1, Q2) are coupled through a level shift element (LS1) to a high-voltage power source (V DD ) and load elements (LD1, LD2), the gate electrodes of the FETs are respec­tively connected to first and second input terminals (IN, IN ), and the source electrodes of these transistors which are coupled together are coupled to a low-voltage power source (V SS ) by first constant-current power source (CC1). Furthermore, between the high-voltage power source (V DD ) and the low-voltage power source (V SS ) are connected, third FET (Q3) with its gate electrode coupled to the drain electrode of first FET (Q1), level shift elements (LS2, LS3), second constant- current power source (CC2), fourth FET (Q4) with its gate electrode coupled to the drain electrode of second FET (Q2), level shift element (LS4), third constant- current power source (CC3), fifth FET (Q5) with its gate electrode coupled between fourth FET (Q4) and level shift element (LS4), sixth FET (Q6) with its gate electrode coupled between third level shift element (LS3) and second constant-current power source (CC2), and fifth level shift element (LS5). An output signal with the potential corresponding to that of a com­plementary signal inputted to the input terminal ( IN , IN) to cause the third through sixth FETs (Q3, Q4, Q5, Q6) to perform a push-pull function is obtained at an output terminal (OUT) expending from a connection point between the fifth and sixth FETs (Q5, Q6).

摘要翻译： 在源极耦合FET逻辑型输出电路中，第一和第二FET（Q1，Q2）的漏电极通过电平移位元件（LS1）耦合到高压电源（VDD）和负载元件（LD1， LD2），FET的栅电极分别连接到第一和第二输入端（IN，IN），并且耦合在一起的这些晶体管的源电极通过第一常数耦合到低压电源（VSS） - 电流源（CC1）。 此外，连接高压电源（VDD）和低压电源（VSS）之间的第三FET（Q3），其栅电极与第一FET（Q1）的漏电极耦合，电平移位元件（ LS2，LS3），第二恒流源（CC2），第四FET（Q4），其栅极耦合到第二FET（Q2）的漏电极，电平移位元件（LS4），第三恒流电源 CC3），第五FET（Q5），其栅电极耦合在第四FET（Q4）和电平移位元件（LS4）之间，第六FET（Q6），其栅电极耦合在第三电平移位元件（LS3）和第二恒流 电源（CC2）和第五电平移位元件（LS5）。 具有与输入到输入端子（IN，IN）的互补信号的电位相对应的电位以使第三至第六FET（Q3，Q4，Q5，Q6）执行推挽功能的输出信号在 输出端子（OUT）从第五和第六FET（Q5，Q6）之间的连接点延伸。

公开(公告)号：EP0341732A2

公开(公告)日：1989-11-15

申请号：EP89108588.8

申请日：1989-05-12

申请人： FUJITSU LIMITED

发明人： Shimotsuhama, Isao c/o FUJITSU LIMITED ,  Emori, Shinji c/o FUJITSU LIMITED ,  Watanabe, Yoshio c/o FUJITSU LIMITED ,  Tamamura, Masaya c/o FUJITSU LIMITED

IPC分类号： H03K19/086

CPC分类号： H03K19/086 ,  H03K19/09436

摘要： A logic circuit having a differential amplifier comprising a transistor pair of first (T₁) and second (T₂) transistors and further comprising a third transistor (T₃) connected in parallel with the second transistor (T₂), a first driving circuit (1) operatively connected to drive the first and second transistors with complementary output signals (A, A ) having a first (H₁) and second (L₁) levels, and a second driving circuit (2) operatively connected to drive the third transistor (T₃) with an output signal (B) having third (H₂) and fourth (L₂) levels, one (H₂) of which third and fourth levels is beyond one end of the range between the first and second levels and the other (L₂) of which levels is either within that range or beyond the other end of that range.

摘要翻译： 一种具有差分放大器的逻辑电路，该差分放大器包括第一（T 1）和第二（T 2）晶体管的晶体管对，还包括与第二晶体管（T 2）并联的第三晶体管（T 3），第一驱动电路（1） （A，A）和第二驱动电路（2）驱动第一和第二晶体管，第二驱动电路（2）可操作地连接以驱动第三晶体管（T 3），第一和第二晶体管具有第一（H 1）和第二 （H 2）和第四（L 2）电平的输出信号（B），其中第三和第四电平的一个（H 2）超出第一和第二电平之间的范围的一端，而另一个电平（L 2） 在该范围内或超出该范围的另一端。

公开(公告)号：EP0334050A2

公开(公告)日：1989-09-27

申请号：EP89103270.8

申请日：1989-02-24

申请人： International Business Machines Corporation

发明人： Anderson, Carl John ,  Ewen, John Farley

IPC分类号： H03K3/356

CPC分类号： H03K19/1738 ,  H03K3/356043 ,  H03K19/09436

摘要： A GaAs two level differential current switch (DCS) circuit is disclosed. Two cross-coupled, push-pull output buffer stages are coupled to the DCS logic circuit to increase the gain and to improve noise margins. The circuit is compatible with other GaAs logic circuits such as super buffer logic (SBL) or source follower logic (SFFL).

摘要翻译： 公开了一种GaAs两级差分电流开关（DCS）电路。 两个交叉耦合的推挽输出缓冲级耦合到DCS逻辑电路以增加增益并改善噪声容限。 该电路与其他GaAs逻辑电路（例如超缓冲逻辑（SBL）或源跟随逻辑（SFFL））兼容。

公开(公告)号：EP0249665A3

公开(公告)日：1989-03-22

申请号：EP86308725.0

申请日：1986-11-10

申请人： TEKTRONIX INC.

发明人： Caspell, George J.

IPC分类号： H03K5/135 ,  H03K3/03

CPC分类号： H03K5/133 ,  H03K3/03 ,  H03K19/09436 ,  H03K2005/00071 ,  H03K2005/00195 ,  H03K2005/00208 ,  H03K2005/00228 ,  Y10S331/03

摘要： Voltage controlled, triggered oscillator including a NAND gate (12) and a set of series connected triggerable delay circuits (14), the output of the NAND gate (12) being fed back to one of its inputs through the delay circuits (14). A trigger signal (Vf) is applied to another input of the NAND gate (12) and to triggering inputs of the delay circuits (14). When the trigger signal is asserted, each delay circuit (14a, 14b) produces an output signal of state which tracks the state of its input signal but with a predetermined delay so that the NAND gate output oscillates with a frequency determined by the delay times of the delay circuits (14) and the propagation time of the NAND gate (12). When the trigger signal is deasserted the NAND gate output is terminated and each delay circuit (14a, 14b) drives its output signal high regardless of the state of its input signal so that the oscillator may be rapidly retriggered.

公开(公告)号：EP0249287A1

公开(公告)日：1987-12-16

申请号：EP87201073.1

申请日：1987-06-09

申请人： LABORATOIRES D'ELECTRONIQUE PHILIPS ,  Philips Electronics N.V.

发明人： Ducourant, Thierry Société Civile S.P.I.D.

IPC分类号： H03K19/094 ,  H03F3/45

CPC分类号： H03F3/45376 ,  H03K19/09436

摘要： Circuit amplificateur différentiel régénateur de signaux complémentaires analogiques de faible amplitude, incluant:

- une paire différentielle de transistors à effet de champ (T,,T 2 ) dont les sources communes sont connectées à une première tension d'alimentation V ss à travers une charge (R 3 );
- une paire de charges (R 1 , R 2 ) connectées respectivement au drain de chaque transistor de la paire différentielle (T,, T 2 ) et à une seconde alimentation (v DD );
- un circuit régérateur de niveau comprenant une paire de diodes (D 1 , D 2 ) prelevant les signaux respectivement au drain de chaque transistor de la paire différentielle (T 1 , T 2 ), caractériséen ce que les signaux transportés par les diodes (D 1 , D 2 ) sont appliqués respectivement sur le transistor bas (T, o , T 20 ) d'une paire d'étages PUSH-PULL, dont le transistor haut (T 11 , TR,) reçoit directement le signal prélevé sur le drain du transistor opposé de la paire différentielle (T,, T 2 ), la source des transistors bas (T 10 , T 2o ) des étages PUSH-PULL étant portée à la masse et le drain du transistor haut (T 11 ,TR 1 ) de ces étages étant porté au second potentiel d'alimentation V DD , les sorties complémentaires amplifiées étant disponibles aux points milieux (11,21) des étages PUSH-PULL.

Application: régénération de signaux complémentaires analogiques de faible amplitude et de valeur continue moyenne va-riable pour mémoires statiques.