Bus arrangement for interconnectiong circuit chips
    71.
    发明公开
    Bus arrangement for interconnectiong circuit chips 失效
    用于互连电路芯片总线布置。

    公开(公告)号:EP0063626A1

    公开(公告)日:1982-11-03

    申请号:EP81103161.6

    申请日:1981-04-28

    IPC分类号: G02B6/28 G02F1/29 H04B9/00

    CPC分类号: G02F1/2955 G02B6/42 G02B6/43

    摘要: An optical bus arrangement is disclosed for interconnecting a plurality of circuit modules (15, 17...). It comprises a plurality of optical busses (25) each including a feeder waveguide (41) and a signal waveguide (43). Junctions (45) for controllably switching light from feeder to signal waveguide, and leaky regions (47) for detecting the status of the signal waveguide, are provided at regular intervals. Arrays of lasers/LEDs (33) at both ends constantly furnish light to the feeder waveguides (41).
    Each module has a plurality of input ports (27) each comprising a photodetector (51) for detecting tight from one leaky region, and a plurality of output ports (29) each comprising an electrode grating (49) for controlling switching of light in one junction. Input ports (27) and output ports (29) are integrated portions of the chips, Thus, the optical waveguide switches disclosed have the specific feature of being partially incorporated as waveguide junction in a substrate (23), and partially as control electrodes integrated on a chip.

    Method of transmitting binary data sequences and arrangement for enabling the rapid determination of the end of a transmitted binary data sequence
    72.
    发明公开
    Method of transmitting binary data sequences and arrangement for enabling the rapid determination of the end of a transmitted binary data sequence 失效
    用于传送二进制数据序列,和方法用于快速确定所发送的二进制数据序列的末端。

    公开(公告)号:EP0054583A1

    公开(公告)日:1982-06-30

    申请号:EP80108156.3

    申请日:1980-12-23

    IPC分类号: H04L27/00 H04L1/10 H04L5/16

    摘要: communication method and arrangement are disclosed which provide, for a trellis encoding process in the transmitter and a maximum-likelihood decoding process in the receiver, an additional fifth state (ZS) in addition to the usual four coding states (SO...S3). Said fifth state is entered in the transmitter at the end of transmission when a particularly selected escape symbol from a set of four escape symbols (EO...E3) each associated to one of the four normal coding states is sent by an encoder supplement (15).
    In the receiver, a stop signal indicating end of transmission is only generated when after the usual decoder delay a path decoder (63) determines that an escape symbol was received, and a trellis decoder (61) indicates the fifth state (ZS) to be the most probable one.
    This enables rapid and secure determination of the end of a transmitted sequence without the need for additional transmission symbols or decoder cycles.

    Method and apparatus for the initial acquisition of synchronization for a station in a TDMA satellite communication network
    74.
    发明公开
    Method and apparatus for the initial acquisition of synchronization for a station in a TDMA satellite communication network 失效
    方法和装置用于在TDMA卫星通信网络中的站的初始同步捕获。

    公开(公告)号:EP0035232A2

    公开(公告)日:1981-09-09

    申请号:EP81101373.9

    申请日:1981-02-25

    IPC分类号: H04B7/19 H04J3/06

    摘要: A method and apparatus are disclosed for acquiring transmit synchronization at a secondary station with the periodic frame reference bursts from a reference station in a TDMA network in an improved manner to enable the use of full power initial acquisition bursts while also reducing the bandwidth required to complete the initial acquisition operation. During the first phase, the apparatus at the secondary station bursts an initial acquisition burst during a relatively wide interval in the traffic portion of a TDMA frame and measures a propagation delay factor. The apparatus then adds the propagation delay factor to the receive frame timing synchronized with the reception of the frame reference bursts at the secondary station to obtain a more accurate adjusted transmit frame timing. The more accurate frame timing is then employed in a second phase to burst a transmit reference burst from the secondary station during a relatively narrower interval in the control portion of periodic, non-consecutive ones of the TDMA frames and the apparatus measures a propagation delay correction factor. The propagation delay correction factor is then used to adjust the phase of the transmit frame timing so as to maintain the synchronization of the secondary station with the reference station. At the end of the second phase the secondary stations normal traffic transmission operations can take place, with the transmit reference burst being periodically transmitted in the control portion of non-TDMA frames in order to achieve a long-term of synchronization between the secondary the reference station. The dual use of the traf- assigned to the secondary station for both the of the transmit clocks of the station dur- phase and the transmission of normal traffic or other stations during the second phase of acquisition for the station enables the use of a full acquisition burst, while reducing the overall requirements for the acquisition operation by the function with the transmit reference burst substantially less bandwidth due to its nar- interval and less frequent transmission.

    摘要翻译: 一种方法和装置,光盘游离缺失,用来获取与来自在TDMA网络中的基准站的周期性帧基准脉冲串在改进的方式次站发送同步,以便能够使用全功率的初始捕获突发的同时从而减少所需的带宽来完成 初始捕获操作。 在第一阶段期间,在次级站中的装置突发在一个TDMA帧的业务部分相对宽的间隔期间突发的初始捕获,并且测量的传播延迟的因素。 然后,该设备增加了传播延迟因子在次站处与框架参考脉冲串的接收同步,以获得更精确的调整后的发射帧定时接收帧定时。 更准确的帧定时,然后在第二阶段中采用的爆裂在TDMA帧的周期性的,非连续的一控制部分和所述装置测量的传播延迟校正的相对较窄的间隔期间从所述次站突发发送参考 因素。 然后传播延迟校正系数被用于调整所述发射帧定时的相位,以便保持与基准站的副站的同步。 在第二阶段结束时的次站的正常话务传输操作可以发生,与发送参考脉冲串是在非控制部定期反mitted

    Message multiplexing arrangement in a digital data communication system
    75.
    发明公开
    Message multiplexing arrangement in a digital data communication system 失效
    数字数字数据系统中的Nachrichten-Multiplexanordnung。

    公开(公告)号:EP0021145A1

    公开(公告)日:1981-01-07

    申请号:EP80103082.6

    申请日:1980-06-03

    IPC分类号: H04J3/12

    CPC分类号: H04J3/12

    摘要: A digital data communication system uses a common channel (22) to carry both normal messages and supervisory messages, the latter being inserted into the message stream during intervals between normal messages. Each transmitting location has a switch (16) with three settings. Setting 1 enables data to pass from the normal message generator directly to the channel. Setting 2 enables data to pass indirectly from the normal message generator through a delay line (X1-X2-X3) to the channel. Setting 3 enables data to pass from the supervisory message generator to the channel. A switch control (24) comprises message status detecting circuitry associated with the delay line. This switch control enables the switch to assume setting 3 when no normal message is being generated and a supervisory message is awaiting transmission. When the supervisory message ends, the switch is controlled to assume setting 1 if the delay line contains no significant normal message data nor any indication that an out-of-synchronism condition exists; otherwise the switch assumes setting 2 until the delay line is cleared of normal message data or reaches a synchronous state, as the case may be, whereupon it returns to setting 1. Each supervisory message has a distinctive format which enables it to be recognized at the receiving location and diverted from the message stream to a supervisory message receiver before it can enter the normal message receiver.

    摘要翻译: 数字数据通信系统使用公共信道(22)携带正常消息和监督消息,后者在正常消息之间的间隔期间插入到消息流中。 每个发送位置具有三个设置的开关(16)。 设置1使数据从普通消息发生器直接传递到通道。 设置2允许数据通过延迟线(X1-X2-X3)从通道发送器间接传送到通道。 设置3使数据从监控消息发生器传递到通道。 开关控制(24)包括与延迟线相关联的消息状态检测电路。 该开关控制使得当没有正常消息被产生并且监视消息正在等待传输时,交换机能够假设设置3。 当监控消息结束时,如果延迟线不包含重要的正常消息数据,也没有存在不同步条件的指示,则开关被控制为设置1。 否则交换机假设设置为2,直到延迟线被清除正常的消息数据或达到同步状态(视具体情况而定),然后返回到设置1.每个监控消息具有独特的格式,使其能够在 接收位置并且在消息流可以进入正常消息接收器之前从消息流转发到监控消息接收器。

    Verfahren zur Chiffrierung von Datenblöcken einer vorgegebenen Länge
    76.
    发明公开
    Verfahren zur Chiffrierung von Datenblöcken einer vorgegebenen Länge 失效
    一种用于预定长度的数据块的加密方法。

    公开(公告)号:EP0012974A1

    公开(公告)日:1980-07-09

    申请号:EP79105225.1

    申请日:1979-12-17

    IPC分类号: H04L9/02

    CPC分类号: H04L9/0637 H04L2209/12

    摘要: Das Verfahren arbeitet gesteuert durch einen Schlüssel und mit Verkettung. Es berücksichtigt zudem die Möglichkeit des Auftretens kürzerer Blöcke, welche bisher die Datensicherheit gefährden konnten. Bei Beginn des Chiffriervorganges wird ein vorhergegangenes Verkettungswort V vorausgestetzt und bestimmt, ob ein neuer Datenblock X kürzer ist. Hat er volle Länge, dann werden V und X in einer umkehrbaren EXKLUSIV-ODER-Funktion verknüpft, das Produkt chiffriert, der Chiffretext Y gleichzeitig als neues Verkettungswort V für den nächsten Vorgang gespeichert.
    Ist der Datenblock X kürzer, dann wird das Verkettungswort V zuerst chiffriert, das Chiffreresultat W in einer umkehrbaren EXKLUSIV-ODER-Funktion mit X verknüpft und ein kurzer Chiffreblock Y ausgegeben. Neues Verkettungswort V' wird in einem Register ein Ausdruck, der rechts das volle Chiffrat Y und links bis zur vorgegebenen Länge die weitest-rechts stehenden Teile des vorhergegangenen Verkettungswortes V umfasst.

    摘要翻译: 该方法操作通过键和与链接控制。 它还考虑到短块这在以前可能危及数据安全性的发生的可能性。 在先前去Chiffriervorganges链字R将vorausgestetzt并且确定一个新的数据块X是否是短的开始。 他而止,则V和X可逆异或功能链接,加密产品,密文ÿ同时存储为一个新的链接词V“下一个操作。 如果数据块X短,则链接字V被第一加密,加密的结果W的与X可逆EXCLUSIVE-OR功能,并输出一个短密码块链接Y. 新链接字V“是在寄存器中的术语右Y的全部密文和左侧到预定长度包括前一链接字V的最右侧突出部

    Vorrichtung zur Steuerung des Seitenaustausches in einem Datenverarbeitungssystem mit virtuellem Speicher
    77.
    发明公开
    Vorrichtung zur Steuerung des Seitenaustausches in einem Datenverarbeitungssystem mit virtuellem Speicher 失效
    装置用于与虚拟存储器数据处理系统中控制的交流侧。

    公开(公告)号:EP0010198A2

    公开(公告)日:1980-04-30

    申请号:EP79103616.3

    申请日:1979-09-24

    IPC分类号: G06F13/00

    摘要: in einem Datenverarbeitungssystem mit in Seiten unterteiltem virtuellem Speicher werden Datenseiten zwischen Hauptspeicher und Sekundärspeichern ausgetauscht. Der Austausch geschieht auf Grund der Benützung der Seiten. Häufig benützte Seiten werden im Hauptspeicher festgehalten. Zudem können Eingangs-/Ausgangsgeräte verlangen, dass bestimmte Seiten festgehalten werden. Dazu umfasst der Adressumsetzer, der virtuelle Adressen in Hauptspeicheradressen umwandelt, ein Seitenverzeichnis (24). das ein Feld zur Angabe der Seitenbenützung aufweist. Sowohl die zentrale Recheneinheit als auch die Eingangs-/Ausgangseinheiten können veranlassen, wie dieses Feld beschrieben wird.

    摘要翻译: 在具有细分成主存储器和辅助存储器之间的数据的虚拟存储器页的页的数据处理系统进行更换。 交换的发生是由于使用的页面。 通常利用页面在主内存中。 此外,输入/输出设备可能要求某些页面被记录。 用于此目的的包括地址转换器,其虚拟地址转换成主存储装置的地址,其中有一个字段一个页面目录(24)来指定使用页面。 无论是中央处理单元和所述输入/输出单元可以引起,因为该字段中描述。

    Vorrichtung zur Adressumwandlung in einer Datenverarbeitungsanlage
    78.
    发明公开
    Vorrichtung zur Adressumwandlung in einer Datenverarbeitungsanlage 失效
    装置用于在数据处理系统中的地址转换。

    公开(公告)号:EP0010195A1

    公开(公告)日:1980-04-30

    申请号:EP79103611.4

    申请日:1979-09-24

    IPC分类号: G06F9/36 G06F13/00 G11C8/00

    CPC分类号: G06F17/30949 G06F12/1027

    摘要: Zur Umwandlung virtueller Adressen in Hauptspeicheradressen in einem Computer wird eine Hash-Tabelle (20) benützt. Ein Hash-Generator (100) erzeugt eine gleichmässige Verteilung der Tabelleneinträge trotz ungleichmässiger Verteilung der virtuellen Adressen in einem System mit im Hinblick auf die Hauptspeichergrösse variabler Hash-Tabellengrösse. Ein Bitfeld innerhalb der virtuellen Adresse, das die Seitenidentifikationsbits (PID) umfasst, wird umgekehrt und mit zwei Bitgruppen eines Feldes in der virtuellen Adresse, das die Objektidentifikation umfasst, ausgerichtet. Die drei Bitgruppen werden einer exklusiv-ODER-Schaltung zugeführt. Die Ausrichtung der drei Bitgruppen und die Grösse der Hash-Tabelleneintragsadressen, die erzeugt werden, hängen von der Grösse der Hash-Tabelle ab.

    摘要翻译: 将虚拟地址转换成主存储地址在使用哈希表(20)的计算机。 哈希发生器(100)产生的表中的条目的尽管虚拟地址的不均匀分布的均匀分布在系统中,以对主存储器大小可变的哈希表的大小。 虚拟地址内的位字段,其包括所述Seitenidentifikationsbits(PID)被对准反转,并且与该虚拟地址,其包括对象ID的字段中的两个比特组。 三组位被提供给异或电路。 三个位组的方位和将要产生的哈希表入口地址的大小依赖于哈希表的大小。

    Wartungsschnittstelleneinrichtung für eine datenverarbeitende Anlage mit einer zentralen Verarbeitungseinheit und mit einem Dienstprozessor und Verfahren zu ihrem Betrieb
    79.
    发明公开
    Wartungsschnittstelleneinrichtung für eine datenverarbeitende Anlage mit einer zentralen Verarbeitungseinheit und mit einem Dienstprozessor und Verfahren zu ihrem Betrieb 失效
    为具有中央处理单元和用于其操作的服务处理器和方法的数据处理系统的维护接口设备。

    公开(公告)号:EP0010194A1

    公开(公告)日:1980-04-30

    申请号:EP79103610.6

    申请日:1979-09-24

    IPC分类号: G06F11/00 G06F15/16 G06F3/04

    CPC分类号: G06F11/2733

    摘要: In einer datenverarbeitenden Anlage ist eine Wartungschnittstelleneinrichtung (40) vorgesehen, um die Operation eines Dienstprozessors (28) mit denen der Zentraleinheit (20) zu synchronisieren. Sie enthält Schaltkreise zum Interpretieren von Befehlen sowohl des Dienstprozessors (28) als auch der Zentraleinheit (20) und ermöglicht den unbehinderten Datenverkehr zwischen beiden. Die Zentraleinheit (20) enthält einen Mikroprozessor (42). Die Wartungsschnittstelleneinheit (40) ist nach einem Prizip aufgebaut, das Wartungsarbeiten durch die Ermöglichung von Diagnose- und Testverfahren erleichtert.

    摘要翻译: 在数据处理系统中,维护接口装置(40)是由提供同步的中央单元(20)的一个服务处理器(28)的操作。 它包含的电路两者的服务处理器(28)和中央部(20)的解释命令并使得两者之间的无阻碍的流量。 中央处理单元(20)包括微处理器(42)。 维护接口单元(40)被构造根据一个Prizip,有助于通过促进诊断和测试程序的维护。

    Einrichtung zur Steuerung der Zykluszeit für einen Mikroprozessor mit Steuerspeichern unterschiedlicher Verarbeitungsgeschwindigkeit
    80.
    发明公开
    Einrichtung zur Steuerung der Zykluszeit für einen Mikroprozessor mit Steuerspeichern unterschiedlicher Verarbeitungsgeschwindigkeit 失效
    装置,用于控制具有不同的处理速度的控制存储在微处理器的周期时间。

    公开(公告)号:EP0010193A1

    公开(公告)日:1980-04-30

    申请号:EP79103609.8

    申请日:1979-09-24

    IPC分类号: G06F9/26 G06F13/00

    CPC分类号: G06F9/26

    摘要: EinMikroprozessor(10)alszentraleVerarbeitungseinheit eines datenverarbeitenden Systems erhält seine Mikroinstruktionen sowohl von mindestens einem schnellen statischen Steuerspeicher (12) als auch von mindestens einem langsamen dynamischen Steuerspeicher (14), dessen Speicherzellen periodisch einer Wiederauffrischung des Speicherinhaltes bedürfen Beide Arten von Steuerspeichern (12,14) besitzen ein gemeinsames Adressenregister (32). Eine Zeitgebersteuerschaltung (42) weist eine Ringschiebeschaltung (78) aus bistabilen Kippstufen (80 bis 98) mit zugeordneten Schaltgliedern auf, welche Taktsignale als entsprechende Zeitgebersignalezu den Steuerspeichern durchschalten. Eine dem Adressenregister (32) zugeordnete Decodierschaltung (38) erkennt, ob der nächste Zugriff zu einem schnellen oder zu einem langsamen Steuerspeicher erfolgen soll. Dementsprechend wird eine verkürzte oder eine vollständige Folge von Zeitsignalen ausgegeben. Eine bistabile Kippschaltung (140) in der Zeitgebersteuerschaltung (42) unterbindet zeitweilig den Verkehr mit dem Mikroprozessor (10) für den langsamen Steuerspeicher (14), um diesem die Durchführung eines ungestörten Zyklus für die Wiederauffrischung des Speicherinhaltes zu ermöglichen.

    摘要翻译: 1,一种用于控制具有不同速度的控制存储在微处理器的周期时间,在数据处理系统中,至少一个几乎控制存贮器(12)和至少一种慢控制存储器(14),它要求其内容物周期性刷新 被提供,并且被提供用于供给在不同的可选择的间隔的脉冲的定时电路,在该特征的所述定时电路(42,图1;图2)a)提交,当访问几乎存储由选择信号所指示的( (40),所有这些源自在可用的地址在寄存器(32),在正常时间间隔的脉冲序列,独立的慢存储的状态,b)提供,当存取慢存储由所述选择信号所指示 40)从配料衍生解决可用,并且当没有请求爽口,在延长的时间间隔)从可用的地址导出的脉冲序列,以及c)当访问商店缓慢由所述选择信号(40表示 ESS和被请求时清爽,顺序单个脉冲(240)在间隔哪些是比正常时间间隔短,所述的单个脉冲提供可能性来样刷新状态,其终止后使所产生的脉冲序列的一个近重写。