摘要:
An optical bus arrangement is disclosed for interconnecting a plurality of circuit modules (15, 17...). It comprises a plurality of optical busses (25) each including a feeder waveguide (41) and a signal waveguide (43). Junctions (45) for controllably switching light from feeder to signal waveguide, and leaky regions (47) for detecting the status of the signal waveguide, are provided at regular intervals. Arrays of lasers/LEDs (33) at both ends constantly furnish light to the feeder waveguides (41). Each module has a plurality of input ports (27) each comprising a photodetector (51) for detecting tight from one leaky region, and a plurality of output ports (29) each comprising an electrode grating (49) for controlling switching of light in one junction. Input ports (27) and output ports (29) are integrated portions of the chips, Thus, the optical waveguide switches disclosed have the specific feature of being partially incorporated as waveguide junction in a substrate (23), and partially as control electrodes integrated on a chip.
摘要:
communication method and arrangement are disclosed which provide, for a trellis encoding process in the transmitter and a maximum-likelihood decoding process in the receiver, an additional fifth state (ZS) in addition to the usual four coding states (SO...S3). Said fifth state is entered in the transmitter at the end of transmission when a particularly selected escape symbol from a set of four escape symbols (EO...E3) each associated to one of the four normal coding states is sent by an encoder supplement (15). In the receiver, a stop signal indicating end of transmission is only generated when after the usual decoder delay a path decoder (63) determines that an escape symbol was received, and a trellis decoder (61) indicates the fifth state (ZS) to be the most probable one. This enables rapid and secure determination of the end of a transmitted sequence without the need for additional transmission symbols or decoder cycles.
摘要:
A method and apparatus are disclosed for acquiring transmit synchronization at a secondary station with the periodic frame reference bursts from a reference station in a TDMA network in an improved manner to enable the use of full power initial acquisition bursts while also reducing the bandwidth required to complete the initial acquisition operation. During the first phase, the apparatus at the secondary station bursts an initial acquisition burst during a relatively wide interval in the traffic portion of a TDMA frame and measures a propagation delay factor. The apparatus then adds the propagation delay factor to the receive frame timing synchronized with the reception of the frame reference bursts at the secondary station to obtain a more accurate adjusted transmit frame timing. The more accurate frame timing is then employed in a second phase to burst a transmit reference burst from the secondary station during a relatively narrower interval in the control portion of periodic, non-consecutive ones of the TDMA frames and the apparatus measures a propagation delay correction factor. The propagation delay correction factor is then used to adjust the phase of the transmit frame timing so as to maintain the synchronization of the secondary station with the reference station. At the end of the second phase the secondary stations normal traffic transmission operations can take place, with the transmit reference burst being periodically transmitted in the control portion of non-TDMA frames in order to achieve a long-term of synchronization between the secondary the reference station. The dual use of the traf- assigned to the secondary station for both the of the transmit clocks of the station dur- phase and the transmission of normal traffic or other stations during the second phase of acquisition for the station enables the use of a full acquisition burst, while reducing the overall requirements for the acquisition operation by the function with the transmit reference burst substantially less bandwidth due to its nar- interval and less frequent transmission.
摘要:
A digital data communication system uses a common channel (22) to carry both normal messages and supervisory messages, the latter being inserted into the message stream during intervals between normal messages. Each transmitting location has a switch (16) with three settings. Setting 1 enables data to pass from the normal message generator directly to the channel. Setting 2 enables data to pass indirectly from the normal message generator through a delay line (X1-X2-X3) to the channel. Setting 3 enables data to pass from the supervisory message generator to the channel. A switch control (24) comprises message status detecting circuitry associated with the delay line. This switch control enables the switch to assume setting 3 when no normal message is being generated and a supervisory message is awaiting transmission. When the supervisory message ends, the switch is controlled to assume setting 1 if the delay line contains no significant normal message data nor any indication that an out-of-synchronism condition exists; otherwise the switch assumes setting 2 until the delay line is cleared of normal message data or reaches a synchronous state, as the case may be, whereupon it returns to setting 1. Each supervisory message has a distinctive format which enables it to be recognized at the receiving location and diverted from the message stream to a supervisory message receiver before it can enter the normal message receiver.
摘要:
Das Verfahren arbeitet gesteuert durch einen Schlüssel und mit Verkettung. Es berücksichtigt zudem die Möglichkeit des Auftretens kürzerer Blöcke, welche bisher die Datensicherheit gefährden konnten. Bei Beginn des Chiffriervorganges wird ein vorhergegangenes Verkettungswort V vorausgestetzt und bestimmt, ob ein neuer Datenblock X kürzer ist. Hat er volle Länge, dann werden V und X in einer umkehrbaren EXKLUSIV-ODER-Funktion verknüpft, das Produkt chiffriert, der Chiffretext Y gleichzeitig als neues Verkettungswort V für den nächsten Vorgang gespeichert. Ist der Datenblock X kürzer, dann wird das Verkettungswort V zuerst chiffriert, das Chiffreresultat W in einer umkehrbaren EXKLUSIV-ODER-Funktion mit X verknüpft und ein kurzer Chiffreblock Y ausgegeben. Neues Verkettungswort V' wird in einem Register ein Ausdruck, der rechts das volle Chiffrat Y und links bis zur vorgegebenen Länge die weitest-rechts stehenden Teile des vorhergegangenen Verkettungswortes V umfasst.
摘要:
in einem Datenverarbeitungssystem mit in Seiten unterteiltem virtuellem Speicher werden Datenseiten zwischen Hauptspeicher und Sekundärspeichern ausgetauscht. Der Austausch geschieht auf Grund der Benützung der Seiten. Häufig benützte Seiten werden im Hauptspeicher festgehalten. Zudem können Eingangs-/Ausgangsgeräte verlangen, dass bestimmte Seiten festgehalten werden. Dazu umfasst der Adressumsetzer, der virtuelle Adressen in Hauptspeicheradressen umwandelt, ein Seitenverzeichnis (24). das ein Feld zur Angabe der Seitenbenützung aufweist. Sowohl die zentrale Recheneinheit als auch die Eingangs-/Ausgangseinheiten können veranlassen, wie dieses Feld beschrieben wird.
摘要:
Zur Umwandlung virtueller Adressen in Hauptspeicheradressen in einem Computer wird eine Hash-Tabelle (20) benützt. Ein Hash-Generator (100) erzeugt eine gleichmässige Verteilung der Tabelleneinträge trotz ungleichmässiger Verteilung der virtuellen Adressen in einem System mit im Hinblick auf die Hauptspeichergrösse variabler Hash-Tabellengrösse. Ein Bitfeld innerhalb der virtuellen Adresse, das die Seitenidentifikationsbits (PID) umfasst, wird umgekehrt und mit zwei Bitgruppen eines Feldes in der virtuellen Adresse, das die Objektidentifikation umfasst, ausgerichtet. Die drei Bitgruppen werden einer exklusiv-ODER-Schaltung zugeführt. Die Ausrichtung der drei Bitgruppen und die Grösse der Hash-Tabelleneintragsadressen, die erzeugt werden, hängen von der Grösse der Hash-Tabelle ab.
摘要:
In einer datenverarbeitenden Anlage ist eine Wartungschnittstelleneinrichtung (40) vorgesehen, um die Operation eines Dienstprozessors (28) mit denen der Zentraleinheit (20) zu synchronisieren. Sie enthält Schaltkreise zum Interpretieren von Befehlen sowohl des Dienstprozessors (28) als auch der Zentraleinheit (20) und ermöglicht den unbehinderten Datenverkehr zwischen beiden. Die Zentraleinheit (20) enthält einen Mikroprozessor (42). Die Wartungsschnittstelleneinheit (40) ist nach einem Prizip aufgebaut, das Wartungsarbeiten durch die Ermöglichung von Diagnose- und Testverfahren erleichtert.
摘要:
EinMikroprozessor(10)alszentraleVerarbeitungseinheit eines datenverarbeitenden Systems erhält seine Mikroinstruktionen sowohl von mindestens einem schnellen statischen Steuerspeicher (12) als auch von mindestens einem langsamen dynamischen Steuerspeicher (14), dessen Speicherzellen periodisch einer Wiederauffrischung des Speicherinhaltes bedürfen Beide Arten von Steuerspeichern (12,14) besitzen ein gemeinsames Adressenregister (32). Eine Zeitgebersteuerschaltung (42) weist eine Ringschiebeschaltung (78) aus bistabilen Kippstufen (80 bis 98) mit zugeordneten Schaltgliedern auf, welche Taktsignale als entsprechende Zeitgebersignalezu den Steuerspeichern durchschalten. Eine dem Adressenregister (32) zugeordnete Decodierschaltung (38) erkennt, ob der nächste Zugriff zu einem schnellen oder zu einem langsamen Steuerspeicher erfolgen soll. Dementsprechend wird eine verkürzte oder eine vollständige Folge von Zeitsignalen ausgegeben. Eine bistabile Kippschaltung (140) in der Zeitgebersteuerschaltung (42) unterbindet zeitweilig den Verkehr mit dem Mikroprozessor (10) für den langsamen Steuerspeicher (14), um diesem die Durchführung eines ungestörten Zyklus für die Wiederauffrischung des Speicherinhaltes zu ermöglichen.