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    Random access memory
    7.
    发明公开
    Random access memory 失效
    Direktzugriff-Lese- / Schreibspeicher。

    公开(公告)号：EP0185978A2

    公开(公告)日：1986-07-02

    申请号：EP85115320.5

    申请日：1985-12-03

    申请人： International Business Machines Corporation

    发明人： Jordy, George John ,  Mosley, Joseph M.

    IPC分类号： G11C11/40

    CPC分类号： G11C11/416 ,  G11C11/4113

    摘要： In an integrated circuit a random access read/write memory array, said memory array with m pairs of bit lines, each pair of bit lines including a first bit line and a second bit line; n pairs of word-drain lines, each pair of word-drain lines including a word line and a drain line; each of said m columns of memory cells being connected between the first bit line and the second bit line of a discret one of said m pairs of bit lines; each of said n rows of memory cells being connected between the word line and drain line of a discrete one of said n pairs of word-drain lines; controllable read/wr i te address decoder circuit means for reading the binary bit ("0" or"1") stored in any predetermined one of said m x n array of memory cells, or writing a binary bit ("0" or "1") in any predetermined one said m x n array of memory cells; and with n identical write enhancement circuit means for enhancing the operation of said random access read/write memory, each of said n identical write enhancement circuit means being a two-terminal device and each of said n identical circuit means being connected between the word line and the drain of a discrete one of said n pairs of word-drain lines.

    摘要翻译： 在集成电路中，随机存取读/写存储器阵列，具有m对位线的所述存储器阵列，每对位线包括第一位线和第二位线; n对字漏线，每对字漏线包括字线和漏极线; 所述m列存储器单元中的每一个连接在所述m对位线之一的离散器的第一位线和第二位线之间; 所述n行存储器单元中的每一个连接在所述n对字排泄线之间的离散的一对之间的字线和漏极线之间; 可读/写地址解码器电路装置，用于读取存储在所述存储器单元的任何预定的一个存储单元中的二进制位（“0”或“1”），或将二进制位（“0”或“1”）写入 任何预定的一个所述mxn阵列的存储单元; 并且具有用于增强所述随机存取读/写存储器的操作的n个相同写增强电路装置，所述n个相同写增强电路装置中的每一个是两端装置，并且所述n个相同电路装置中的每一个连接在字线 以及所述n对字排泄线中的离散的一对的漏极。

    Halbleiterspeicher
    10.
    发明公开
    Halbleiterspeicher 失效
    半导体存储器。

    公开(公告)号：EP0162934A1

    公开(公告)日：1985-12-04

    申请号：EP84105426.5

    申请日：1984-05-14

    申请人： IBM DEUTSCHLAND GMBH ,  International Business Machines Corporation

    发明人： Wiedmann, Siegfried, Dr. Dipl.-Ing.

    IPC分类号： G11C5/02 ,  G11C8/00 ,  G11C7/00

    CPC分类号： G11C5/02 ,  G11C7/00 ,  G11C7/10 ,  G11C8/00 ,  G11C8/14

    摘要： Es wird ein neuartiger Speicheraufbau für sehr große Speicherarrays auf einem Chip beschrieben, dessen Speicherarray in eine Anzahl Subarrays (SA 1 bis SA N) unterteilt ist. Die Subarrays werden über gemeinsame Wortdecoder und Subarray-Decoder (WD bzw. DSA) angesteuert. Die Wortleitungen der einzelnen Subarrays sind durch Wortleitungsschalter (WS) einzelm selektierbar, und die Bitleitungen der Subarrays sind direkt auf ein gemeinsames Sammelleitungssystem (RB und WB) geführt und so verknüpft, daß die Peripherieschaltkreise, wie z. B. die Datenein- und -ausgangs-Schaltkreise (DI und DO) praktisch an jedem noch freien Platz auf dem Chip angeordnet werden können.

    摘要翻译： 中描述了一种新颖的存储器结构用于芯片上非常大的存储器阵列，该存储器阵列分成多个子阵列（SA 1至SA N）被分割。 所述子阵列由共同的字译码器和子阵列译码器（WD或DSA）来控制。 每个子阵列的字线是由字线开关（WS）einzelm可选择，和子阵列的位线被直接传递到一个共同的总线系统（RB和WB），并连接，使得外围电路，诸如，例如，数据输入和输出的 -circuits（DI和DO）实际上可以被定位在芯片上的任何剩余的空闲空间。