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    Mehrfach adressierbarer hochintegrierter Halbleiterspeicher
    3.
    发明公开
    Mehrfach adressierbarer hochintegrierter Halbleiterspeicher 失效
    多个寻址高度集成的半导体存储器。

    公开(公告)号：EP0052669A1

    公开(公告)日：1982-06-02

    申请号：EP80107368.5

    申请日：1980-11-26

    申请人： IBM DEUTSCHLAND GMBH ,  International Business Machines Corporation

    发明人： Berger, Horst, Dr. ,  Wiedmann, Siegfried, Dr.

    IPC分类号： G06F13/00 ,  G11C8/00 ,  G11C11/40 ,  H03K3/286

    CPC分类号： G11C8/16

    摘要： Es wird ein mehrfach adressierbarer hochintegrierter Halbleiterspeicher vorgeschlagen, dessen Speicherplätze in Kreuzungspunkten von Wortleitungen und Bitleitungen liegen und über mehrere unabhängige Adreßsysteme zum parallelen Lesen und/oder Schreiben ansteuerbar sind, wobei die Speicherplätze aus n Speicherelementen (FF) bestehen. Ein Speicherplatz besteht z.B. mindestens aus zwei Flip-Flops (FF), die über Koppelglieder (KLO, KL1) mit zugeordneten, voneinander verschiedenen Bitleitungen (R (A), R (B), WR (C)) und mit getrennten Wortleitungen (WLA, WLB) verbunden sind. Jede Zelle weist mindestens drei unabhängig selektierbare bzw. adressierbare Zugänge ((A), (B), (C)) auf, wodurch folgende Operationen jeweils möglich sind: Parallel Lesen Wort A, Lesen Wort B, Schreiben Wort C und jede beliebige Zweierkombination oder einzelne der drei Operationen. Die Anzahl der Lesezugänge über weitere zusätzliche Adreßsysteme ist erweiterbar und die Anwendungen von Triple-, Quadrupel- usw. Speicherzellen anstelle eines Zellenpaares (CP) möglich.

    摘要翻译： 提出了一种多个寻址高度集成的半导体存储器，其存储器位置是在字线和位线的交叉点，并且可以通过用于并行读取和/或写入数个独立的地址系统，其特征在于，N个存储元件（FF）的存储场所存在来控制。 的空间是例如 联接构件（出的kl0，KL1）具有相关联的，相互不同的位线（R（A），R（B），WR（C）），并与单独的字线（WLA，WLB）连接的至少两个触发器（FF）， 是。 每个单元具有至少三个独立地进行selektivierbare或寻址访问（（A），（B），（C）），由此以下操作在每种情况下是可能的：并行读出字A，读出字B，写入字C和两种的任意组合或 三个操作的一个。 进一步附加的地址系统的读出的访问的数量可以扩展，和三重等Quadrupel-存储器单元的应用程序，而不是一个小区对（CP）是可能的。

    Verfahren zum Lesen eines Halbleiterspeichers
    5.
    发明公开
    Verfahren zum Lesen eines Halbleiterspeichers 失效
    一种用于读取半导体存储器的方法。

    公开(公告)号：EP0078335A1

    公开(公告)日：1983-05-11

    申请号：EP81109368.1

    申请日：1981-10-30

    申请人： IBM DEUTSCHLAND GMBH ,  International Business Machines Corporation

    发明人： Heuber, Klaus ,  Wiedmann, Siegfried, Dr.

    IPC分类号： G11C11/40

    CPC分类号： G11C11/416

    摘要： Es wird ein Verfahren und eine Schaltungsanordnung zum Lesen eines integrierten MTL-Speichers angegeben, bei dem vor oder während einer Leseoperation Leitungskapazitäten entladen werden und neben den Wortieitungstreibern und den Bitleitungstreibern ein Lese-/Schreibschaltkreis vorhanden ist. Gleichzeitig oder mit geringer Zeitverzögerung (t1) mit der Selektion einer Wortleitung (WL) werden zwei gleiche Stromquellen (IRDO) mit Hilfe zweier jeweils nachgeschalteter Schalter (SO und S1) an die entsprechende Bitleitung (BO und B1) zugeschaltet. Dadurch werden die beiden Injektoren der beiden Bitieitungs-PNP-Transistoren (T1 und T4) mit gleichen Strömen versorgt. in einer zweiten Phase (t2) werden die Stromquellen (iRDO) wieder abgeschaltet, und zwar so, daß die Dauer der zweiten Zeitphase (t2) wesentlich größer ist als die Speicherzeitkonstante ( T e) des Bitleitungs-PNP-Transistors (T4), der mit dem ausgeschalteten NPN-Transistor (T3) einer Zeile verbunden ist. Die effektive Speicherzeitkonstante ( T SAT) des Bitleitungs-PNP-Transistors (T1) der mit dem eingeschalteten NPN-Zelitransistor (T2) verbunden ist, ist wesentlich größer als die Speicherzeitkonstante (τe). Bedingt durch die unterschiedlichen Zeitkonstanten (τe und rSAT) werden die beiden Speicherladungen (Q1 und Q4) innerhalb der dritten Phase (t3) verschieden schnell abgebaut, wodurch ein sehr schnelles und großes Ausgangssignal (AVBL = VS) erzeugt wird.

    摘要翻译： 据说用于读取集成MTL存储器的方法和在其中之前或期间读取操作中，线路能力和字线驱动器和位线驱动器，一读/写电路是本旁边排出的电路布置。 同时或以微小的时间延迟（T1）与字线（WL）的选择是两个相同的电流源（IRDO）由两个相应的下游的开关（S0和S1）到对应的位线（B0和B1）的装置接通。 其特征在于所述两个位线PNP晶体管（T1和T4）的两个喷射器与相同的电流供给。 在第二阶段（T2）的电流源（IRDO）再次关断，以这样的方式，第二时间阶段（τ2）的持续时间比所述位线PNP晶体管（T4）的存储时间常数（TE）实质上更大，则 与关断NPN晶体管（T3）连接到的小区。 连接到被连接在导通的NPN型晶体管单元（T2）的位线的PNP晶体管（T1）的有效存储时间常数（τSAT），比所述存储时间常数（.tau.e）大得多。 由于不同的时间常数（.tau.e和τSAT）第三阶段（T3）内的两个存储电荷（Q1和Q4）是不同的快速降解，由此产生一个非常快的和大的输出信号（ΔVBL= VS）。

    Hochintegrierter schneller Speicher mit bipolaren Transistoren
    6.
    发明公开
    Hochintegrierter schneller Speicher mit bipolaren Transistoren 失效
    集成的高速存储器与双极型晶体管。

    公开(公告)号：EP0065999A1

    公开(公告)日：1982-12-08

    申请号：EP81104145.8

    申请日：1981-05-30

    申请人： IBM DEUTSCHLAND GMBH ,  International Business Machines Corporation

    发明人： Wiedmann, Siegfried, Dr.

    IPC分类号： H01L27/02 ,  G11C11/40

    CPC分类号： G11C11/4113 ,  H01L27/1025

    摘要： Es wird ein Speicher mit einer statischen MTL-Speicherzelle für hohe Geschwindigkeiten beschrieben, wobei die Zell- bzw. Primärinjektoren (P1, P1') und die Bitleitungsinjektoren (P4 und P5) durch eine winkelförmige Injektionskopplung über das niederohmige Basisgebiet der Flip-Flop-Transistoren (T2 und T3) der Speicherzelle miteinander verkoppelt sind. Eine solche Speicherzelle zeichnet sich durch eine Zellstruktur aus, die einen Signalstromverlauf mit niederohmigem Bahngebiet aufweist. Eine zusätzliche Dichtesteigerung wird durch mehrfaches gemeinsames Ausnutzen sowohl der Primärinjektoren als auch der Bitleitungsinjektoren benachbarter Zellen in der Speichermatrix bei sehr hohem Lesesignal erreicht.

    摘要翻译： 它与用于高速静态MTL存储器单元，存储器，描述，其中经由所述FLI触发器晶体管的低电阻基极区域的小区或主喷射器（P1，P1“）和Bitleitungsinjektoren（P4和P5）通过的角度注入耦合 （T2和T3）被耦合到所述存储器单元一起。 这种存储单元，其特征在于一个单元结构，其具有与低阻抗路径区域的信号电流波形。 在密度的额外增加是由多个关节同时利用主喷射器和所述存储器阵列中的Bitleitungsinjektoren相邻小区以非常高的读出信号来实现的。

    Verfahren und Schaltungsanordnung zur Selektion und Entladung von Bitleitungskapazitäten für einen hochintegrierten Halbleiterspeicher
    9.
    发明公开
    Verfahren und Schaltungsanordnung zur Selektion und Entladung von Bitleitungskapazitäten für einen hochintegrierten Halbleiterspeicher 失效
    用于选择和位线的放电方法和电路电容为高度集成的半导体存储器。

    公开(公告)号：EP0021143A2

    公开(公告)日：1981-01-07

    申请号：EP80103080.0

    申请日：1980-06-03

    申请人： International Business Machines Corporation

    发明人： Heuber, Klaus ,  Wiedmann, Siegfried, Dr.

    IPC分类号： G11C11/40 ,  G11C11/24 ,  G11C7/00

    CPC分类号： G11C11/4026 ,  G11C11/4063 ,  G11C11/4113 ,  G11C11/416

    摘要： Für einen Speicher mit Speicherzellen in MTL-Technik wird ein dynamisches Lesen und Schreiben mit Hilfe kapazitiver Entladeströme der Bitleitungen gezeigt. Um eine bessere Stabilität zu erreichen, wird der kapazitive Entladestrom AC einem Gleichstrom DC überlagert, der von den Schreib-Leseschaltungen geliefert wird. Die Entladung der Bitleitungskapazitäten zur Erzeugung des AC-Stroms erfolgt mit Beginn der Decodierung der Speicherzellen. Um dies zu erreichen, ist jede Wortleitung WL des Speichers mit einem Wortentladeschalter WDS verbunden und jedes Bitleitungspaar mit einem Bitentladeschalter BDS. Die Wortentladeschalter sind mit einer gemeinsamen Wortreferenzleitung WBL verbunden, die ihrerseits mit einem Entladeschalter DS in Verbindung steht. Dieser ist außerdem über eine Bitreferenzleitung BRL mit den Bitentladeschaltern BDS verbunden.

    摘要翻译： 对于在MTL技术，动态读出和与该位线的电容放电电流的写入辅助存储单元的存储器被示出。 为了达到更好的稳定性，电容放电电流AC叠加在直流电流，这是由写 - 读电路供电。 位线，用于生成AC电流的放电是在存储单元的解码的开始。 为了实现这一点，存储器的每个字线WL被连接到Wortentladeschalter WDS和每个位线对与Bitentladeschalter BDS。 的Wortentladeschalter被连接到公共字线的参考WBL，这反过来有放电连通在连接开关DS。 这也通过Bitreferenzleitung BRL与Bitentladeschaltern BDS连接。