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    KAPAZITIVES SYNAPTISCHES BAUELEMENT MIT HOHEN HUBVERHÄLTNIS UND VERFAHREN ZU DESSEN ANSTEUERUNG
    3.
    发明公开
    KAPAZITIVES SYNAPTISCHES BAUELEMENT MIT HOHEN HUBVERHÄLTNIS UND VERFAHREN ZU DESSEN ANSTEUERUNG 审中-公开

    公开(公告)号：EP3826079A1

    公开(公告)日：2021-05-26

    申请号：EP20172069.5

    申请日：2020-04-29

    申请人： Semron GmbH

    发明人： Demasius, Kai-Uwe ,  Kirschen, Aron

    IPC分类号： H01L49/02 ,  G06N3/063 ,  G11C11/24 ,  H01L29/93

    摘要： Der Erfindung, die ein Kapazitives synaptisches Bauelement bestehend aus einem Schichtaufbau aus Gateelektrode (1), Ausleseelektrode (5) und Schicht mit veränderlichem Abschirmverhalten gegenüber eines elektrischen Feldes der Gateelektrode (3), einem aktiven Speicherdielektrikum (2) und einem passiven Dielektrikum (4), wobei die Schicht mit veränderlichem Abschirmverhalten (3) zwischen der Gateelektrode (1) und Ausleseelektrode (5) angeordnet ist, und ein Verfahren zum Beschreiben und Auslesen dieses Bauelements, liegt die Aufgabe zugrunde, ein hohes kapazitives Hubverhältnis zu ermöglichen, ohne dabei den Plattenabstand zu verändern, oder die laterale Skalierfähigkeit einzuschränken. Dies wird dadurch gelöst, dass sich das aktive Speicherdielektrikum (2) zwischen Gateelektrode (1) und Schicht mit veränderlichem Abschirmverhalten (3) befindet und das passive Dielektrikum (4) zwischen der Schicht mit veränderlichem Abschirmverhalten (3) und Ausleseelektrode (5) befindet, dass das aktive Speicherdielektrikum (2) im Stande ist, mehrere Zustände zu speichern, und dass das aktive Speicherdielektrikum ausgebildet ist, die kapazitive Kopplung oder Abschirmung gegenüber der Gatespannung zu verschieben.

    ANORDNUNG EINER PULSWEITEN GESTEUERTEN VEKTOR-MATRIX MULTIPLIKATIONSEINHEIT MIT KAPAZITIVEN ELEMENTEN UND VERFAHREN ZU DESSEN ANSTEUERUNG
    5.
    发明公开
    ANORDNUNG EINER PULSWEITEN GESTEUERTEN VEKTOR-MATRIX MULTIPLIKATIONSEINHEIT MIT KAPAZITIVEN ELEMENTEN UND VERFAHREN ZU DESSEN ANSTEUERUNG 审中-公开

    公开(公告)号：EP4358087A1

    公开(公告)日：2024-04-24

    申请号：EP22202657.7

    申请日：2022-10-20

    申请人： Semron GmbH

    发明人： Demasius, Kai-Uwe ,  Pozhidaev, Vadim

    IPC分类号： G11C7/10 ,  G06N3/063 ,  G11C11/54

    CPC分类号： G11C7/1006 ,  G11C11/54 ,  G06N3/065

    摘要： Der Erfindung, die eine Anordnung einer pulsweiten gesteuerten Vektor-Matrix-Multiplikationseinheit und ein Verfahren zu deren Ansteuerung betrifft, bei der ein Eingangsblock mit den Wortleitungen einer Matrix aus nichtflüchtigen Speicherbauelementen verbunden ist, und Ausgangsblöcke aufweist, welche einen Verstärker mit invertierendem Eingang und einer rückgekoppelten Kapazität mit parallelen Schalter enthalten, liegt die Aufgabe zugrunde, die Energieeffizienz mit einem verbesserten analogen Komparator von dem Zweirampen Verfahren zu steigern. Dies wird dadurch gelöst, dass
    - die nichtflüchtigen Speicherbauelemente aus einstellbaren Kondensatoren (10) bestehen
    - und der Eingangsblock Schalter (11) enthält, welche einen Spannungsrampengenerator (12) mit den Wortleitungen (3) verbinden, wobei der Schalter von der Eingangspulslänge steuerbar gestaltet ist
    - und der Verstärker im Ausgangsblock mit rückgekoppelter Kapazität, als nicht-invertierender Verstärker (7) zusammen mit den einstellbaren Kondensatoren (10) der Matrix fungiert und
    - die Referenz für eine zweite Phase, welche mit dem invertierenden Eingang des Verstärkers verbunden ist, aus einem Referenzkondensator (13) mit einem angeschlossenen umgekehrten Spannungsrampengenerator (14) besteht.

    ANORDNUNG EINER ANALOGEN MULTIPLIKATIONSEINHEIT MIT BINÄREN MULTIPLIKANDEN
    6.
    发明公开
    ANORDNUNG EINER ANALOGEN MULTIPLIKATIONSEINHEIT MIT BINÄREN MULTIPLIKANDEN 审中-公开

    公开(公告)号：EP4354435A1

    公开(公告)日：2024-04-17

    申请号：EP22200827.8

    申请日：2022-10-11

    申请人： Semron GmbH

    发明人： Demasius, Kai-Uwe ,  Pozhidaev, Vadim

    IPC分类号： G11C7/10 ,  G06F7/523 ,  G06N3/063

    CPC分类号： G11C7/1006 ,  G06N3/063 ,  G06F7/523 ,  G06F2207/481420130101

    摘要： Der Erfindung, die eine Anordnung einer analogen Multiplikationseinheit mit binären Multiplikanden betrifft, die eine Matrix von Multiplikanden aufweist, wobei die Zeilen die Wortleitungen bilden und die Spalten die Bitleitungen und der Multiplikand eine Binärzahl ist, und die eine Treiberschaltung aufweist, welche eine Referenzspannung generierende Treiberschaltung enthält, liegt die Aufgabe zugrunde, einen Ansatz zu entwickeln, bei dem die Referenzspannung nicht mehr mit der Pulsweite des Eingabewertes geschalten wird und die Referenzspannung auf einer Gate-Kapazität weiter erhalten bleibt, die Anzahl der Eingangsleitungen reduziert, und eine kompakte Bauweise ermöglicht wird. Dies wird dadurch gelöst, dass die Eingangswerte an die Wortleitungen direkt angeschlossen werden und die Referenzspannung zur Generierung des Entladestroms durch die Speicherzelle selber gesteuert wird. Das heißt die Eingangswerte, kodiert mit der Pulsweite, werden nicht an einen eingangsseitigen Schalter verbunden und die Referenzspannung ist nicht durch den Eingangswert geschalten.