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    Analog implementation of spread spectrum frequency modulation in a programmable phase locked loop (PLL) system
    1.
    发明公开
    Analog implementation of spread spectrum frequency modulation in a programmable phase locked loop (PLL) system 有权
    在einem programmierbaren Phasenregelkreis中的Analoge Implementierung von Spreizspektrumfrequenzmodulation

    公开(公告)号：EP1359670A1

    公开(公告)日：2003-11-05

    申请号：EP03252802.8

    申请日：2003-05-02

    申请人： Altera Corporation

    发明人： Starr, Gregory W. ,  Chang, Wanli

    IPC分类号： H03L7/197 ,  H04B1/69 ,  H03C3/09 ,  H03B1/04 ,  H03L7/107

    CPC分类号： H03L7/0896 ,  H03L7/0898 ,  H03L7/093 ,  H03L7/18 ,  H03L7/1803 ,  H03M1/808 ,  H04B1/707

    摘要： A PLL circuit (100) is described. The PLL circuit includes: a signal generator; and a spread spectrum modulator (112) coupled to the signal generator (110), where the spread spectrum modulator receives a control voltage (V CTRL ) as an input and provides a spread spectrum control voltage to the signal generator in response to the control voltage (V CTRL ). In one embodiment, the spread spectrum modulator includes at least one selector, where the at least one selector selects a plurality of voltage levels that correspond to a spread mode and percentage of spread for the spread spectrum modulator.

    摘要翻译： 描述PLL电路（100）。 PLL电路包括：信号发生器; 以及耦合到信号发生器（110）的扩频调制器（112），其中扩频调制器接收控制电压（VCTRL）作为输入，并响应于控制电压向信号发生器提供扩频控制电压（ VCTRL）。 在一个实施例中，扩频调制器包括至少一个选择器，其中至少一个选择器选择对应于扩展模式的多个电压电平和扩频调制器的扩展百分比。

    Highly configurable pll architecture for programmable logic device
    2.
    发明公开
    Highly configurable pll architecture for programmable logic device 有权
    Hochkonfigurierbare Phasenregelschleifestrukturfüreinen programmierbaren logischen Baustein

    公开(公告)号：EP1575170A1

    公开(公告)日：2005-09-14

    申请号：EP05251420.5

    申请日：2005-03-09

    申请人： ALTERA CORPORATION

    发明人： Starr, Gregory W. ,  Chang, Wanli ,  Wei Lai, Kang ,  Smith, Mian Z. ,  Chang, Richard

    IPC分类号： H03L7/18 ,  H03K5/13 ,  G06F1/06

    CPC分类号： H03L7/18 ,  H03L7/081 ,  H03L7/0996

    摘要： A programmable logic device includes configurable phase-locked loop (PLL) circuitry that outputs multiple clock signals having programmable phases and frequencies. Each output signal is programmably selectable for use as an external clock, internal global clock, internal local clock, or combinations thereof. The PLL circuitry has programmable frequency dividing, including programmable cascaded frequency dividing, and programmable output signal multiplexing that provide a high degree of clock design flexibility.

    摘要翻译： 可编程逻辑器件包括可配置的锁相环（PLL）电路，其输出具有可编程相位和频率的多个时钟信号。 每个输出信号可编程选择用作外部时钟，内部全局时钟，内部本地时钟或其组合。 PLL电路具有可编程分频，包括可编程级联分频，以及提供高度时钟设计灵活性的可编程输出信号复用。